[發(fā)明專利]配置為選擇性地引導(dǎo)存儲器的RAM控制器及其操作方法

在審

• 申請?zhí)枺?/td>: 201811541505.3
• 申請日: 2018-12-17
• 公開（公告）號: CN110033815A
• 公開（公告）日: 2019-07-19
• 發(fā)明（設(shè)計）人: 柳成憲;金正烈;禹美英
• 申請（專利權(quán)）人: 三星電子株式會社
• 主分類號: G11C29/00
• 分類號: G11C29/00;G11C7/22;G11C16/10
• 代理公司: 北京市柳沈律師事務(wù)所 11105
• 代理人: 邵亞麗

隨機存取存儲器(RAM)控制器與多個存儲器連接。隨機存取存儲器控制器基于關(guān)于多個存儲器的引導(dǎo)相關(guān)信息選擇性地引導(dǎo)多個存儲器中的至少一個存儲器。

相關(guān)申請的交叉引用

本專利申請要求于2017年12月18日向韓國知識產(chǎn)權(quán)局提交的第10-2017-0174422號韓國專利申請的優(yōu)先權(quán)，其公開內(nèi)容通過引用整體并入本文。

技術(shù)領(lǐng)域

本文公開的本公開的實施例涉及半導(dǎo)體器件。更具體地，本公開涉及一種被配置為選擇性地引導(dǎo)存儲器的隨機存取存儲器(random-access memory，RAM)控制器。

背景技術(shù)

半導(dǎo)體存儲器是指使用諸如硅(Si)、鍺(Ge)、砷化鎵(GaAs)、磷化銦(InP)等的半導(dǎo)體來實現(xiàn)的存儲器器件。半導(dǎo)體存儲器器件大致分為易失性存儲器器件或者非易失性存儲器器件。

易失性存儲器器件是如果電源關(guān)閉則丟失存儲在其中的數(shù)據(jù)的存儲器器件，而非易失性存儲器器件是即使電源關(guān)閉也保留存儲在其中的數(shù)據(jù)的存儲器器件。動態(tài)隨機存取存儲器(dynamic random-access memory，DRAM)是一種具有快速訪問速度的易失性存儲器器件，以使得DRAM在計算系統(tǒng)中廣泛用作操作存儲器、緩沖存儲器、主存儲器等。由于越來越需要管理大量數(shù)據(jù)，所以諸如針對服務(wù)器的行業(yè)對DRAM的需求正在增加。

就必須長時間且不間斷操作的行業(yè)的存儲器的特性而言，DRAM的可靠性是非常重要的。然而，由于DRAM總是操作以保留和管理存儲在其中的數(shù)據(jù)，所以可能會不必要地增加DRAM的退化。為了解決這種問題，行業(yè)正在研究適當(dāng)分配連接到DRAM的通道的方式。然而，由于全部DRAM都在引導(dǎo)過程中進(jìn)行操作，所以在全部DRAM都被退化的情況下，上述方式和現(xiàn)有方式之間沒有區(qū)別。因此，為了解決上述問題，需要用于改善DRAM的可靠性和壽命的技術(shù)。

發(fā)明內(nèi)容

本公開的實施例提供了一種被配置為選擇性地引導(dǎo)多個存儲器的RAM控制器。

本公開的實施例提供了一種選擇性地引導(dǎo)連接到RAM控制器的多個存儲器的方法。

根據(jù)示例性實施例，與多個存儲器連接的隨機存取存儲器(RAM)控制器可以包括復(fù)位控制單元，該復(fù)位控制單元基于關(guān)于多個存儲器的引導(dǎo)相關(guān)信息選擇性地引導(dǎo)多個存儲器中的至少一個存儲器。

根據(jù)示例性實施例，與多個存儲器連接的RAM控制器的操作方法可以包括接收復(fù)位信號，基于關(guān)于多個存儲器的引導(dǎo)相關(guān)信息選擇多個存儲器中的至少一個存儲器，并且將復(fù)位信號提供給所選擇的至少一個存儲器。

根據(jù)示例性實施例，與多個存儲器連接的電子設(shè)備可以包括運行引導(dǎo)代碼的只讀存儲器(read only memory，ROM)、隨著引導(dǎo)代碼的運行生成復(fù)位信號的復(fù)位電路、以及基于關(guān)于多個存儲器的引導(dǎo)相關(guān)信息選擇性地將復(fù)位信號提供給多個存儲器中的至少一個存儲器的RAM控制器。

附圖說明

通過參考附圖詳細(xì)描述其示例性實施例，本公開的以上和其他目的和特征將變得顯而易見。

圖1是示出根據(jù)實施例的包括RAM控制器的電子設(shè)備的示例性配置的框圖。

圖2是示出圖1所示的RAM控制器和連接到該RAM控制器的多個存儲器的框圖。

圖3是示出圖1和圖2所示的RAM控制器的示例性配置的框圖。

圖4是示出根據(jù)本公開實施例的電子設(shè)備的示例性配置的框圖。

圖5是示出圖4所示的RAM控制器的示例性配置的框圖。

圖6是示出圖4所示的RAM控制器的另一示例性配置的框圖。

圖7是示出提供給在圖6的實施例中所選擇的存儲器的信號波形的時序圖。