[發明專利]一種帶體接觸的半導體器件結構和形成方法

有效

• 申請號: 201811529312.6
• 申請日: 2018-12-14
• 公開（公告）號: CN109560065B
• 公開（公告）日: 2023-01-31
• 發明（設計）人: 顧學強
• 申請（專利權）人: 上海微阱電子科技有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L21/768;H01L21/683
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 陶金龍;張磊

本發明公開了一種帶體接觸的半導體器件結構和形成方法，使用常規半導體襯底，利用背面介質層和前溝槽隔離完全包圍NMOS和PMOS器件，實現器件之間完全的介質隔離；通過背面N+注入和P+注入、溝槽接觸孔和背面接觸孔、背面金屬層之間的電學連接，實現NMOS的P阱體區接地，PMOS的N阱體區接電源，減小了體接觸的串聯電阻，避免了常規絕緣體上器件的浮體效應；器件中產生的熱量可通過背面接觸孔和背面金屬層快速導出，避免了自加熱效應，防止了器件性能的劣化；通過版圖設計，使前溝槽隔離中的溝槽接觸孔和背面接觸孔實現電學連接，無需使用額外的有源區來實現接地或接電源，從而節約了版圖面積，增加了器件集成的密度。

技術領域

本發明涉及半導體加工技術領域，更具體地，涉及一種帶體接觸的半導體器件結構和形成方法。

背景技術

半個世紀以來，半導體產業一直按照摩爾定律按部就班地進行晶體管尺寸的縮小、晶體管密度的提高和性能的提升。然而，隨著平面結構的體硅晶體管器件尺寸越來越接近物理極限，摩爾定律也越來越接近于它的終結；因此，一些被稱為“非經典CMOS”的半導體器件新結構被提出。這些技術包括FinFET、碳納米管和絕緣體上硅(silicon oninsulator，SOI)等。通過這些新結構可以將半導體器件的性能進一步提升。

其中，絕緣體上的半導體器件由于其工藝簡單和性能優越引起了廣泛關注。絕緣體上的半導體是一種將器件制作在絕緣層上而非傳統硅襯底上，從而實現單個晶體管的全介質隔離的技術。相比傳統的平面體硅工藝，絕緣體上的半導體器件技術具有高速、低功耗和集成度高的優勢。

隨著CMOS工藝進入深亞微米階段，為了得到高性能和低功耗的器件，SOI，SiGeOIGeOI等技術越來越受到關注。與體硅器件相比較，獨立的絕緣埋氧層把器件與襯底隔開，實現單個晶體管的全介質隔離，消除了襯底對器件的影響(即體效應)，從根本上消除體硅CMOS器件的閂鎖(Latch-Up)，并在很大程度上抑制了體硅器件的寄生效應，充分發揮了硅集成技術的潛力，大大提高了電路的性能，工作性能接近于理想器件。無論是在器件的尺寸減小還是在射頻亦或是在低壓、低功耗等應用方面都表明它將是未來SOC的主要技術，利用絕緣體上半導體技術，可以實現邏輯電路、模擬電路、RF電路在很小的互擾情況下集成在一個芯片上，具有非常廣闊的發展前景。成為研究和開發高速度、低功耗、高集成度及高可靠性大規模集成電路的重要技術。

但由于絕緣體上的半導體器件全隔離的器件結構，也同時引起了部分器件參數性能的劣化。

如圖1所示，其為傳統非全耗盡絕緣體上硅器件的截面圖。通常SOI硅片通過SIMOX或SMART CUT技術進行加工，最終形成襯底硅片10、二氧化硅絕緣介質11和器件硅層12的三層結構；然后再在器件硅層12中進行CMOS(即NMOS和PMOS)器件的制造，最后進行接觸孔13和后道金屬互連15制作，形成電路結構。由于NMOS和PMOS管被溝槽隔離16和二氧化碳介質層12包圍，因此實現了器件和器件之間的全隔離。但由于器件被全隔離，圖1中的NMOS和PMOS的體區(包括NMOS的P阱體區體區和PMOS的N阱體區體區)14就無法和電源或地形成有效連接，形成所謂的浮體效應。雖然可以通過器件版圖對浮體效應進行改善，但由于體區14電阻較大，當體接觸區離開溝道區較遠時浮體效應還是會表現出來，從而造成MOS管輸出曲線的異常。并且，額外的體區引出占用了版圖面積，造成器件尺寸的增加，降低了集成度。同時，體區14下方的二氧化硅12導熱性較差，器件工作過程中產生的熱量無法導出，造成了器件的自加熱效應，使得器件的載流子遷移率下降，器件性能劣化。此外，SOI等硅片的制備工藝復雜，制造成本遠高于常規的硅片。

因此，需要一種新型半導體器件，可以使用較低成本的半導體襯底進行制造，特殊的絕緣體上半導體襯底，同時可以實現有效的體區引出而且不占用版圖面積，并且可避免絕緣體上半導體器件的浮體效應和自加熱效應。

發明內容

本發明的目的在于克服現有技術存在的上述缺陷，提供一種帶體接觸的半導體器件結構和形成方法。