[發明專利]數模混合神經元電路

有效

• 申請號: 201811528565.1
• 申請日: 2018-12-13
• 公開（公告）號: CN109635943B
• 公開（公告）日: 2022-03-18
• 發明（設計）人: 蘇奎任;郭建平;莫冰;劉才
• 申請（專利權）人: 佛山眼圖科技有限公司
• 主分類號: G06N3/063
• 分類號: G06N3/063
• 代理公司: 深圳君信誠知識產權代理事務所(普通合伙) 44636
• 代理人: 劉偉

本發明提供了一種數模混合神經元電路，包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、電容、比較器以及數字算法模塊，所述數字算法模塊的IN1輸入端和IN2輸入端用于接收外部的神經元電路輸入信號后控制內部元器件工作并輸出為尖峰脈沖信號。與相關技術相比，本發明的數模混合神經元電路的抗干擾能力強、控制精度高且電容數量少。

技術領域

本發明涉及電路技術領域，尤其涉及一種數模混合神經元電路。

背景技術

目前，人工神經網絡的規模越來越大，人工神經網絡的應用越來越多，而神經元電路作為其核心單元電路，設計者通過搭建神經元電路實現不同的生物特性。

如圖1所示，相關技術的神經元電路采用了純模擬的方式實現其功能，該神經元電路包括第一晶體管M1、第二晶體管M2、第三晶體管M3、第一電容C1、第二電容C2、第三電容C3、比較器COM以及緩沖器BUF。其中，所述第一晶體管M1和所述第二晶體管M2為PMOS晶體管，所述第三晶體管M3為NMOS晶體管。其工作原理為：電源VDD端口剛開始上電后，所述第一電容C1的正極端口電壓為0，所述比較器COM的輸出端輸出電壓為低電平，所述比較器COM輸出的低電平通過所述緩沖器BUF連接至所述第三晶體管M3的輸出端，所述第三晶體管M3關斷。所述第一晶體管M1和所述第二晶體管M2組成電流鏡并為所述第一電容C1提供電流，所述第一電容C1開始充電，所述神經元電路開始工作：所述第一電容C1充電電壓達到預期閥值VREF后，所述比較器COM輸出電壓為高電平。所述比較器COM輸出的高電平通過所述緩沖器BUF連接至所述第三晶體管M3的輸出端，所述第三晶體管M3打開。所述第一電容C1開始放電。所述第三電容C3的正極端和負極端分別連接至所述比較器COM的輸出端和正極端，所述第三電容C3形成反饋電容，從而使所述比較器COM的輸出端的電壓維持一段時間的高電平。所述第一電容C1開始放電達到其電壓低于預期閥值VREF后，所述比較器COM的輸出端輸出電壓為低電平。所述第二電容C2開始放電，在所述第二電容C2的電壓未低于所述第三晶體管M3的開啟電壓這段時間，所述第一電容C1一直處于放電狀態，為不應期狀態。當在所述第二電容C2的電壓低于所述第三晶體管M3的開啟電壓時，所述第三晶體管M3關斷，所述第一電容C1開始充電，所述神經元電路重復開始工作的過程。

然而，所述神經元電路采用的是純模擬的方法實現，電路抗干擾能力較弱，容易受噪聲的干擾，而且精度也不高；所述神經元電路用到較多的電容，面積比較大，成本比較高；所述神經元電路控制方式比較單一，只是機械的模擬神經元的工作方式。

因此，實有必要提供一種新的神經元電路解決上述問題。

發明內容

針對以上現有技術的不足，本發明提出一種抗干擾能力強、控制精度高且電容數量少的數模混合神經元電路。

為了解決上述技術問題，本發明提供了一種數模混合神經元電路，包括第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、電容、比較器以及數字算法模塊；

所述第一晶體管的源極和所述第二晶體管的源極分別連接至電源電壓；

所述第一晶體管的柵極、所述第一晶體管的漏極以及所述第二晶體管的柵極分別連接至參考電流輸入端；

所述第二晶體管的漏極連接至所述第四晶體管的漏極；

所述第三晶體管的漏極連接至比較輸出電壓，所述第三晶體管的柵極連接至所述數字算法模塊的CN1輸出端，所述第三晶體管的源極連接至所述比較器的正極輸入端；

所述第四晶體管的柵極連接至所述數字算法模塊的CN2輸出端；

所述第四晶體管的源極、所述電容的正極端、所述第五晶體管的源極、所述第六晶體管的漏極分別連接至所述比較器的負極輸入端；

所述第五晶體管的柵極連接至所述數字算法模塊的CN4輸出端，所述第五晶體管的漏極連接至比較輸出電壓；