[發(fā)明專利]CMOS集成工藝BJT結構及其制造方法

有效

• 申請?zhí)枺?/td>: 201811516579.1
• 申請日: 2018-12-12
• 公開（公告）號: CN109545849B
• 公開（公告）日: 2022-05-27
• 發(fā)明（設計）人: 張真;劉巍
• 申請（專利權）人: 上海華力集成電路制造有限公司
• 主分類號: H01L29/735
• 分類號: H01L29/735;H01L21/331;C23C16/34;C23C16/455
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 焦天雷

1.一種CMOS集成工藝BJT結構，包括：硅襯底上并列排布的P阱和N阱，P阱和N阱臨界處形成有第一淺溝槽隔離，P阱中形成有第二淺溝槽隔離，第一淺溝槽隔離和第二淺溝槽隔離之間的P阱中形成有第一P+摻雜區(qū)，第一淺溝槽隔旁側的N阱中形成有第一N+摻雜區(qū)，第二淺溝槽隔離另一側的P阱中形成有第二N+摻雜區(qū)，第二N+摻雜區(qū)上形成為第一電極，第一P+摻雜區(qū)上形成為第二電極，第一N+摻雜區(qū)上形成為第三電極，其特征在于：平坦層形成在第一P+摻雜區(qū)、第一N+摻雜區(qū)和部分第二N+摻雜區(qū)上，金屬硅化物阻擋層形成在平坦層和第二淺溝槽隔離之間的第二N+摻雜區(qū)上。

2.如權利要求1所述的CMOS集成工藝BJT結構，其特征在于：所述平坦層是氮化硅薄膜。

3.如權利要求2所述的CMOS集成工藝BJT結構，其特征在于：所述平坦層厚度是10埃-30埃。

4.如權利要求3所述的CMOS集成工藝BJT結構，其特征在于：所述平坦層采用原子層沉積制造。

5.如權利要求1所述的CMOS集成工藝BJT結構，其特征在于：所述第一淺溝槽隔和第二淺溝槽隔尺寸不同。

6.如權利要求1所述的CMOS集成工藝BJT結構，其特征在于：所述第一電極是發(fā)射極，所述第二電極是基極，所述第三電極是集電極。

7.一種CMOS集成工藝BJT制造方法，其特征在于，包括以下步驟：

S01，進行淺溝槽隔離制作，形成器件有源區(qū)；

S02，進行阱離子注入形成N型阱和P型阱；

S03，制造平坦層；

S04，源漏區(qū)離子注入形成晶體管發(fā)射區(qū)、基區(qū)和集電區(qū)；

S05，沉積金屬硅化物阻擋層并進行金屬硅化物阻擋層光刻和刻蝕；

S06，制作雙極結型晶體管發(fā)射極、基極和集電極；

S07，制作金屬前介質、通孔、金屬插塞和金屬層完成器件。

8.如權利要求7所述的CMOS集成工藝BJT制造方法，其特征在于，還包括：

S08，進行WAT測試。

9.如權利要求7所述的CMOS集成工藝BJT制造方法，其特征在于：執(zhí)行S03時，采用原子層沉積(ALD Dep)工藝沉積制造平坦層。

10.如權利要求9所述的CMOS集成工藝BJT制造方法，其特征在于：執(zhí)行S03時，采用原子層沉積(ALD Dep)工藝沉積氮化硅薄膜(SiN)作為平坦層。

11.如權利要求10所述的CMOS集成工藝BJT制造方法，其特征在于：執(zhí)行S03時，采用原子層沉積(ALD Dep)工藝沉積10～30埃的氮化硅薄膜(SiN)作為平坦層。

12.如權利要求7所述的CMOS集成工藝BJT制造方法，其特征在于：執(zhí)行S04之后，注入N型離子形成N型重摻雜區(qū)作為晶體管發(fā)射區(qū)和集電區(qū)，注入P型離子形成P型重摻雜區(qū)作為晶體管基區(qū)。

13.如權利要求7所述的CMOS集成工藝BJT制造方法，其特征在于：執(zhí)行S05時，采用金屬硅化物作為金屬硅化物阻擋層并進行金屬阻擋層光刻和刻蝕。

14.如權利要求12所述的CMOS集成工藝BJT制造方法，其特征在于：執(zhí)行S06時，采用金屬硅化物沉積工藝制造晶體管電極。