[發明專利]一種應用于IAD板間設備的通信系統及方法

有效

• 申請號: 201811496812.4
• 申請日: 2018-12-07
• 公開（公告）號: CN110008170B
• 公開（公告）日: 2022-01-28
• 發明（設計）人: 徐培根
• 申請（專利權）人: 廣州芯德通信科技股份有限公司
• 主分類號: G06F15/17
• 分類號: G06F15/17
• 代理公司: 廣州容大知識產權代理事務所(普通合伙) 44326
• 代理人: 劉新年

本發明公開了一種應用于IAD板間設備的通信系統，設于IAD板間設備的至少兩個PCB板上，該通信系統包括CPU單元和至少一個CPLD單元；CPU單元設于一個PCB板上，至少一個CPLD單元設于另一個PCB板上；CPU單元與各個CPLD單元進行電性連接。本發明又公開了一種應用于IAD板間設備的通信方法，包括：檢測判斷PCM信號是上升沿還是下降沿；檢測到上升沿后，在第一時間值內過濾輸入的PCM信號；于第一時間段結束后，于第二時間值內檢測判斷輸入PCM信號是否為下降沿；檢測到下降沿后，在一第三時間值內過濾輸入的PCM信號；于第三時間段結束后，于第四時間值內檢測判斷輸入CPLD單元的PCM信號是否為上升沿。本發明減少了信號延遲，能高效過濾異常信號，降低了硬件成本，濾除了錯誤信號。

技術領域

本發明涉及通信電子技術領域，具體涉及一種應用于IAD板間設備的通信系統及方法。

背景技術

綜合接入設備(IAD設備)是一種接入設備，能同時交付傳統的PSTN語音服務、數據包語音服務以及單個WAN鏈路上的數據服務(通過LAN端口)等。IAD設備為了滿足限制機箱體積、防止電磁干擾的要求，需要將內部PCB板拆分為兩塊以上并進行安裝，包括兩塊以上PCB板的IAD設備稱為IAD板間設備。當兩塊PCB板通過插針排線連接時，對于單端信號例如PCM、SPI信號，因為無參考的地平面，阻抗不連續，容易引入干擾，造成信號過沖，從而容易造成信號出錯。對于IAD板間設備，這種干擾表現的尤其明顯，其表現形式為噪聲，還存在芯片無法初始化及不穩定等多種問題，目前現有的IAD板間設備是加buffer芯片解決。

對于大端口IAD板間設備，因為需要驅動的芯片過多，如果使用普通的buffer芯片，對于PCB板上的CPU的輸出信號，需要驅動的引腳過多，CPU的驅動能力達不到要求；比如，對于CPU一分八的發送信號，buffer芯片需要接入8個輸入引腳，對于大端口IAD板間設備，以32路為例，輸入引腳太多，造成CPU引腳驅動能力不足。對于PCB板上的CPU的接收信號，因為需要進行與處理，一般常用的與處理門電路管腳不夠，需要多級與處理來實現，增加了信號的延遲，而且buffer芯片的延遲偏大；buffer芯片只能做到一個信號中轉的作用，不能對信號進行處理，且不能將一些非法的信號濾除掉；buffer芯片需求量太大，增加成本。

發明內容

有鑒于此，有必要針對上述的問題，提出一種應用于IAD板間設備的通信系統及方法，以解決IAD板間設備的PCB板間通信信號延遲、非法信號干擾的問題。

為實現上述目的，本發明采取以下的技術方案：

一種應用于IAD板間設備的通信系統，設于IAD板間設備的至少兩個PCB板上，該通信系統包括CPU單元和至少一個CPLD單元；所述CPU單元設于一個PCB板上，至少一個CPLD單元設于另一個PCB板上；CPU單元與各個CPLD單元進行電性連接；

所述CPU單元用于讀取及處理來自CPLD單元的通信信號；

所述CPLD單元用于讀取外部的PCM信號和/或串行數據/信號。

進一步地，所述CPU單元通過導線或排線與設于另一個PCB板上的各個CPLD單元進行電性連接。

進一步地，所述CPLD單元設有PCM信號輸入端口和/或SPI總線輸入端口。

進一步地，該通信系統還包括存儲單元；所述存儲單元與所述CPU單元進行電性連接。

一種應用于IAD板間設備的通信方法，應用于如上所述的IAD板間設備的通信系統，該通信方法包括以下步驟：

S1，檢測判斷輸入CPLD單元的PCM信號是上升沿還是下降沿；若判斷為上升沿則執行S2；若判斷為下升沿則執行S4；

S2，檢測到上升沿后，在一第一時間值內過濾輸入的PCM信號，然后執行S3；