[發明專利]一種基于FPGA分配圖像視頻信號量的方法及裝置

有效

• 申請號: 201811494048.7
• 申請日: 2018-12-07
• 公開（公告）號: CN109377930B
• 公開（公告）日: 2022-02-15
• 發明（設計）人: 劉施;帥敏;賈智
• 申請（專利權）人: 武漢精立電子技術有限公司
• 主分類號: G09G3/20
• 分類號: G09G3/20;G09G5/00
• 代理公司: 武漢科皓知識產權代理事務所(特殊普通合伙) 42222
• 代理人: 胡琦旖

1.一種基于FPGA分配圖像視頻信號量的方法，其特征在于，包括以下步驟：

從上層獲取原始圖像視頻信息；

從上層獲取多個時序控制器集成電路的數據量信息；

從上層接收配置信息；

根據所述數據量信息和解析后的配置信息產生控制信息；

根據所述控制信息產生行場時序信息；

讀取所述原始圖像視頻信息，根據所述行場時序信息分配每一行的圖像視頻數據；

并行分發多個圖像視頻數據至模組的多個時序控制器集成電路。

2.根據權利要求1所述的基于FPGA分配圖像視頻信號量的方法，其特征在于，所述配置信息包括：圖像總分辨率信息、圖像有效分辨率信息、圖像前沿時序信息、圖像后沿時序信息、圖像同步脈沖時序信息。

3.根據權利要求1所述的基于FPGA分配圖像視頻信號量的方法，其特征在于，通過以太網模塊接收來自上層的所述原始圖像視頻信息、所述數據量信息、所述配置信息，通過CPU處理器調動DDR控制器，將所述原始圖像視頻信息存儲至外部存儲單元，將所述數據量信息、所述配置信息存儲至FPGA的內部存儲模塊中。

4.根據權利要求1所述的基于FPGA分配圖像視頻信號量的方法，其特征在于，通過CPU處理器對所述配置信息進行解析，并將所述數據量信息和解析后的配置信息通過內部總線轉換為寄存器的形式下發至圖像視頻信號數據量調節控制模塊；

所述圖像視頻信號數據量調節控制模塊根據所述數據量信息和解析后的配置信息產生控制信息，并將所述控制信息下發至多個視頻時序發生器；

所述視頻時序發生器根據所述控制信息產生行場時序信息。

5.根據權利要求3所述的基于FPGA分配圖像視頻信號量的方法，其特征在于，CPU處理器通過內部總線與DDR控制器進行通信，將所述原始圖像視頻信息從所述外部存儲單元中讀出，每次讀出所述原始圖像視頻信息中的一行數據，根據所述行場時序信息分配每行數據，并寫入到FPGA的多個內部存儲模塊中。

6.根據權利要求5所述的基于FPGA分配圖像視頻信號量的方法，其特征在于，從多個所述內部存儲模塊讀出的圖像視頻數據分別傳遞到不同的數據通道上，然后通過圖像視頻信號輸出模塊將圖像視頻數據分別傳遞到模組的不同時序控制器集成電路上。

7.一種基于FPGA分配圖像視頻信號量的裝置，其特征在于，包括：上層PC、FPGA平臺、外部存儲單元、模組；

所述上層PC用于下發原始圖像視頻信息、多個時序控制器集成電路的數據量信息、配置信息；

所述FPGA平臺用于獲取所述原始圖像視頻信息、所述數據量信息、配置信息；根據所述數據量信息和解析后的配置信息產生控制信息；根據所述控制信息產生行場時序信息；讀取所述原始圖像視頻信息，根據所述行場時序信息分配每一行的圖像視頻數據；并行分發多個圖像視頻數據至模組的多個時序控制器集成電路；

所述外部存儲單元用于存儲所述原始圖像視頻信息；

所述模組用于接收多個所述圖像視頻數據，并點亮面板。

8.根據權利要求7所述的基于FPGA分配圖像視頻信號量的裝置，其特征在于，所述FPGA平臺包括以太網模塊、CPU處理器、圖像視頻信號數據量調節控制模塊、視頻時序發生器、DDR控制器、內部存儲模塊、圖像視頻信號輸出模塊；

所述以太網模塊與所述DDR控制器連接，所述DDR控制器分別與所述CPU處理器、多個所述內部存儲模塊連接，所述CPU處理器與所述圖像視頻信號數據量調節控制模塊連接，所述圖像視頻信號數據量調節控制模塊與多個所述視頻時序發生器連接，多個所述內部存儲模塊和多個所述視頻時序發生器分別與所述圖像視頻信號輸出模塊連接；

所述以太網模塊與所述上層PC連通，所述圖像視頻信號輸出模塊與所述模組連通。

9.根據權利要求8所述的基于FPGA分配圖像視頻信號量的裝置，其特征在于，所述外部存儲單元與所述FPGA平臺的所述DDR控制器連接。

10.根據權利要求8所述的基于FPGA分配圖像視頻信號量的裝置，其特征在于，所述模組包括多個時序控制器集成電路、面板；

多個所述時序控制器集成電路的一端均與所述圖像視頻信號輸出模塊連接，多個所述時序控制器集成電路的另一端均與所述面板連接。