[發(fā)明專利]一種線性調(diào)頻連續(xù)波雷達(dá)信號(hào)處理器

在審

• 申請(qǐng)?zhí)枺?/td>: 201811455071.5
• 申請(qǐng)日: 2018-11-30
• 公開（公告）號(hào): CN109557510A
• 公開（公告）日: 2019-04-02
• 發(fā)明（設(shè)計(jì)）人: 張陽(yáng);路同亞;黃濤;吳俊;李朋;段登;秦勝賢;周同英;趙洪山
• 申請(qǐng)（專利權(quán)）人: 安徽四創(chuàng)電子股份有限公司
• 主分類號(hào): G01S7/02
• 分類號(hào): G01S7/02
• 代理公司: 合肥和瑞知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 34118
• 代理人: 王挺

本發(fā)明屬于雷達(dá)信號(hào)處理技術(shù)領(lǐng)域，具體地涉及一種線性調(diào)頻連續(xù)波雷達(dá)信號(hào)處理器，包括信號(hào)處理模塊、SRAM存儲(chǔ)器、網(wǎng)絡(luò)控制芯片、運(yùn)算放大器、FLASH存儲(chǔ)器；所述SRAM存儲(chǔ)器、網(wǎng)絡(luò)控制芯片、FLASH存儲(chǔ)器均與信號(hào)處理模塊雙向通信連接；所述運(yùn)算放大器的輸入端與射頻前端的輸出端通信連接，運(yùn)算放大器的輸出端與信號(hào)處理模塊通信連接，所述網(wǎng)絡(luò)控制芯片的輸出端與上位機(jī)雙向通信連接；所述信號(hào)處理模塊具有并行模式或串行模式的工作方式。本發(fā)明具有成本低、體積小的優(yōu)點(diǎn)，且能根據(jù)不同的處理任務(wù)靈活配置，提高了處理器的處理效率。

技術(shù)領(lǐng)域

本發(fā)明屬于雷達(dá)信號(hào)處理技術(shù)領(lǐng)域，具體地講涉及一種線性調(diào)頻連續(xù)波雷達(dá)信號(hào)處理器。

背景技術(shù)

雷達(dá)信號(hào)處理為雷達(dá)系統(tǒng)的核心部分，它的主要功能為整機(jī)提供時(shí)序，控制射頻前端發(fā)射所需波形，對(duì)雷達(dá)回波信號(hào)進(jìn)行采樣，輸出處理結(jié)果給上位機(jī)。目前大部分的信號(hào)處理硬件均采用DSP+FPGA的模式，并且多目標(biāo)大容量的雷達(dá)信號(hào)處理采用兩片高端DSP。這種架構(gòu)的信號(hào)處理體積大，所需的控制線較多，不適合小型化生產(chǎn)。

同時(shí)目前的信號(hào)處理硬件也主要存在以下缺陷：一是硬件架構(gòu)較冗余，原有的信號(hào)處理平由兩片高端DSP和一片F(xiàn)PGA組成，高端DSP用于信號(hào)處理，但外設(shè)接口較少，直接控制時(shí)序非常復(fù)雜，則在原有平臺(tái)中選用FPGA控制雷達(dá)射頻前端、采集數(shù)據(jù)和時(shí)序控制。但一般FPGA不會(huì)內(nèi)置AD，F(xiàn)PGA采樣則需要外置一片AD。所以原有的信號(hào)處理系統(tǒng)有一片AD、一片F(xiàn)PGA和兩片DSP，較本信號(hào)處理只有一片雙核的DSP復(fù)雜很多；二是成本較高，原有的信號(hào)處理平臺(tái)由于既有DSP又有FPGA，開發(fā)兩種平臺(tái)所需的人力和物力都較大，并且需要增加 DSP與FPGA相應(yīng)的接口進(jìn)行對(duì)接，以及需要增加兩者的通訊時(shí)序和握手信號(hào)，開發(fā)周期較繁瑣、較長(zhǎng)，故硬件成本和軟件開發(fā)成本均很高，這樣不利于項(xiàng)目進(jìn)展。

發(fā)明內(nèi)容

根據(jù)現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供了一種線性調(diào)頻連續(xù)波雷達(dá)信號(hào)處理器，其具有成本低、體積小的優(yōu)點(diǎn)，且能根據(jù)不同的處理任務(wù)靈活配置，提高了處理器的處理效率。

本發(fā)明采用以下技術(shù)方案：

一種線性調(diào)頻連續(xù)波雷達(dá)信號(hào)處理器，包括信號(hào)處理模塊、SRAM存儲(chǔ)器、網(wǎng)絡(luò)控制芯片、運(yùn)算放大器、FLASH存儲(chǔ)器；所述SRAM存儲(chǔ)器、網(wǎng)絡(luò)控制芯片、FLASH存儲(chǔ)器均與信號(hào)處理模塊雙向通信連接；所述運(yùn)算放大器的輸入端與射頻前端的輸出端通信連接，運(yùn)算放大器的輸出端與信號(hào)處理模塊通信連接，所述網(wǎng)絡(luò)控制芯片的輸出端與上位機(jī)雙向通信連接。

優(yōu)選的，所述信號(hào)處理模塊采用雙核處理器，其包括通過進(jìn)程間通信雙向連接的核心Ⅰ和核心Ⅱ，且核心Ⅰ搭設(shè)有協(xié)處理器Ⅰ，核心Ⅱ搭設(shè)有協(xié)處理器Ⅱ；所述信號(hào)處理模塊還包括片內(nèi)RAM和AD轉(zhuǎn)換單元；所述片內(nèi)RAM包括內(nèi)存Ⅰ、內(nèi)存Ⅱ和內(nèi)存Ⅲ；所述核心Ⅰ分別與內(nèi)存Ⅰ、內(nèi)存Ⅱ、內(nèi)存Ⅲ、網(wǎng)絡(luò)控制芯片和FLASH存儲(chǔ)器雙向通信連接，核心Ⅱ分別與內(nèi)存Ⅰ、內(nèi)存Ⅱ、內(nèi)存Ⅲ、網(wǎng)絡(luò)控制芯片和FLASH存儲(chǔ)器雙向通信連接；所述AD轉(zhuǎn)換單元的輸入端與運(yùn)算放大器的輸出端通信連接，AD轉(zhuǎn)換單元的輸出端與SRAM存儲(chǔ)器通信連接；所述內(nèi)存Ⅰ、內(nèi)存Ⅱ和內(nèi)存Ⅲ均與SRAM存儲(chǔ)器雙向通信連接。

進(jìn)一步優(yōu)選的，所述SRAM存儲(chǔ)器包括外存Ⅰ、外存Ⅱ；所述AD轉(zhuǎn)換單元的輸出端分別與外存Ⅰ和外存Ⅱ的輸入端通信連接；所述外存Ⅰ分別與內(nèi)存Ⅰ、內(nèi)存Ⅱ和內(nèi)存Ⅲ雙向通信連接，外存Ⅱ分別與內(nèi)存Ⅰ、內(nèi)存Ⅱ和內(nèi)存Ⅲ雙向通信連接。

更進(jìn)一步優(yōu)選的，所述SRAM存儲(chǔ)器連接信號(hào)處理模塊的片選接口CS3，網(wǎng)絡(luò)控制芯片連接信號(hào)處理模塊的片選接口CS0，F(xiàn)LASH存儲(chǔ)器連接信號(hào)處理模塊的片選接口CS2。

更進(jìn)一步優(yōu)選的，所述信號(hào)處理模塊根據(jù)待處理任務(wù)的繁重程度和處理需要，選擇并行模式或串行模式的工作方式。