[發(fā)明專利]乘法器、數(shù)據(jù)處理方法、芯片及電子設(shè)備

有效

• 申請(qǐng)?zhí)枺?/td>: 201811450696.2
• 申請(qǐng)日: 2018-11-30
• 公開（公告）號(hào): CN111258541B
• 公開（公告）日: 2022-06-17
• 發(fā)明（設(shè)計(jì)）人: 不公告發(fā)明人
• 申請(qǐng)（專利權(quán)）人: 上海寒武紀(jì)信息科技有限公司
• 主分類號(hào): G06F7/52
• 分類號(hào): G06F7/52;G06N3/063
• 代理公司: 北京華進(jìn)京聯(lián)知識(shí)產(chǎn)權(quán)代理有限公司 11606
• 代理人: 王程

本申請(qǐng)?zhí)峁┮环N乘法器、數(shù)據(jù)處理方法、芯片及電子設(shè)備，所述乘法器包括：編碼電路、壓縮樹組電路以及累加電路；所述編碼電路的輸出端與所述壓縮樹組電路的輸入端連接，所述壓縮樹組電路的輸出端與所述累加電路的輸入端連接，該乘法器可以通過壓縮樹組電路對(duì)目標(biāo)編碼的部分積進(jìn)行壓縮處理，有效降低了乘法器中壓縮電路的延遲，從而提高乘法器的運(yùn)算性能和芯片的整體性能。

技術(shù)領(lǐng)域

本發(fā)明涉及計(jì)算機(jī)技術(shù)領(lǐng)域，特別是涉及一種乘法器、數(shù)據(jù)處理方法、芯片及電子設(shè)備。

背景技術(shù)

隨著數(shù)字電子技術(shù)的不斷發(fā)展，各類人工智能(Artificial Intelligence，AI)芯片的快速發(fā)展對(duì)于高性能數(shù)字乘法器的要求也越來越高。神經(jīng)網(wǎng)絡(luò)算法作為智能芯片廣泛應(yīng)用的算法之一，通過乘法器進(jìn)行乘法運(yùn)算在神經(jīng)網(wǎng)絡(luò)算法中是一種常見的操作。

大部分傳統(tǒng)的乘法器，是采用布斯算法求取部分積，通過華萊士樹電路進(jìn)行部分積的壓縮，然后通過一組超前進(jìn)位加法器進(jìn)行對(duì)壓縮結(jié)果進(jìn)行累加并輸出最終的結(jié)果。

但是，大部分傳統(tǒng)技術(shù)中，在處理部分積壓縮的過程中，采用華萊士樹電路會(huì)增大壓縮電路的延遲，從而降低乘法器的運(yùn)算性能以及芯片的整體性能。

發(fā)明內(nèi)容

基于此，有必要針對(duì)上述技術(shù)問題，提供一種乘法器、數(shù)據(jù)處理方法、芯片及電子設(shè)備。

本發(fā)明實(shí)施例提供一種乘法器，所述乘法器包括：編碼電路、壓縮樹組電路以及累加電路，所述編碼電路的輸出端與所述壓縮樹組電路的輸入端連接，所述壓縮樹組電路的輸出端與所述累加電路的輸入端連接；

其中，所述編碼電路用于對(duì)接收到的定點(diǎn)數(shù)進(jìn)行編碼處理得到目標(biāo)編碼的部分積，所述壓縮樹組電路用于對(duì)目標(biāo)編碼的所述部分積進(jìn)行累加處理，所述累加電路用于對(duì)接收到的輸入數(shù)據(jù)進(jìn)行累加處理。

在其中一個(gè)實(shí)施例中，所述編碼電路包括：布斯編碼單元和部分積獲取單元，所述布斯編碼單元的輸出端與所述部分積獲取單元的輸入端連接；其中，所述布斯編碼單元用于對(duì)接收到的定點(diǎn)數(shù)進(jìn)行布斯編碼處理得到編碼信號(hào)，所述部分積獲取單元用于根據(jù)所述編碼信號(hào)得到原始部分積，并根據(jù)所述原始部分積進(jìn)行符號(hào)位擴(kuò)展處理，得到符號(hào)位擴(kuò)展后的所述部分積，通過符號(hào)位擴(kuò)展后的所述部分積得到目標(biāo)編碼的所述部分積。

在其中一個(gè)實(shí)施例中，所述布斯編碼單元包括：數(shù)據(jù)輸入端口和編碼信號(hào)輸出端口；所述數(shù)據(jù)輸入端口用于接收進(jìn)行布斯編碼處理的定點(diǎn)數(shù)，所述編碼信號(hào)輸出端口用于輸出對(duì)接收到的所述定點(diǎn)數(shù)進(jìn)行布斯編碼處理后得到的編碼信號(hào)。

在其中一個(gè)實(shí)施例中，所述部分積獲取單元包括：編碼信號(hào)輸入端口、數(shù)據(jù)輸入端口以及部分積輸出端口；所述編碼信號(hào)輸入端口用于接收編碼信號(hào)，數(shù)據(jù)輸入端口用于接收定點(diǎn)數(shù)，部分積輸出端口用于輸出目標(biāo)編碼的所述部分積。

在其中一個(gè)實(shí)施例中，所述壓縮樹組電路包括：壓縮器子電路，所述壓縮器子電路用于對(duì)接收到的目標(biāo)編碼的所述部分積的每一列進(jìn)行累加處理。

在其中一個(gè)實(shí)施例中，所述壓縮器子電路包括：計(jì)數(shù)器和數(shù)據(jù)處理裝置，所述計(jì)數(shù)器用于獲取接收到的輸入信號(hào)中的高電平數(shù)量，所述數(shù)據(jù)處理模塊用于對(duì)接收到的輸入信號(hào)進(jìn)行邏輯運(yùn)算處理。

在其中一個(gè)實(shí)施例中，所述累加電路包括：加法器，所述加法器用于對(duì)接收到的兩個(gè)同位寬數(shù)據(jù)進(jìn)行加法運(yùn)算。

在其中一個(gè)實(shí)施例中，所述加法器包括：進(jìn)位信號(hào)輸入端口，和位信號(hào)輸入端口和運(yùn)算結(jié)果輸出端口，所述進(jìn)位信號(hào)輸入端口用于接收進(jìn)位信號(hào)，所述和位信號(hào)輸入端口用于接收和位信號(hào)，所述運(yùn)算結(jié)果輸出端口用于輸出進(jìn)位信號(hào)與和位信號(hào)進(jìn)行累加處理的結(jié)果。