[發明專利]用于暫停處理器跟蹤以進行高效分析的設備和方法

在審

• 申請號: 201811442990.9
• 申請日: 2018-11-29
• 公開（公告）號: CN109992455A
• 公開（公告）日: 2019-07-09
• 發明（設計）人: M.萊梅;B.斯特龍
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F11/22
• 分類號: G06F11/22
• 代理公司: 中國專利代理(香港)有限公司 72001
• 代理人: 呂傳奇;申屠偉進

本發明涉及用于暫停處理器跟蹤以進行高效分析的設備和方法。描述了處理器跟蹤系統和方法。例如，一個實施例包括由編譯器執行儀表化代碼，該儀表化代碼包括對未儀表化代碼的至少一個調用。編譯器可以確定對未儀表化代碼的至少一個調用是要執行的下一個調用。可以在對未儀表化代碼的至少一個調用之前將恢復跟蹤指令插入到儀表化代碼中。可以執行恢復跟蹤指令以選擇性地將處理器跟蹤添加到對未儀表化代碼的至少一個調用，并且可以執行對未儀表化代碼的至少一個調用。

背景。

技術領域

本發明一般地涉及計算機處理器領域。更具體地，本發明涉及用于暫停處理器跟蹤以進行高效分析的系統和方法。

相關技術的描述

指令集或指令集架構（ISA）是與編程有關的計算機架構的一部分，包括原生數據類型、指令、寄存器架構、尋址模式、存儲器架構、中斷和異常處置以及外部輸入和輸出（I/O）。應當注意，術語“指令”在本文中通常指代宏指令-其是提供給處理器用于執行的指令-與微指令或微操作相對-其是處理器的解碼器解碼宏指令的結果。微指令或微操作可以被配置為指令處理器上的執行單元實施操作以實現與宏指令相關聯的邏輯。

ISA與微架構不同，微架構是用于實現指令集的處理器設計技術的集合。具有不同微架構的處理器可以共享共同的指令集。例如，Intel?奔騰4處理器、Intel?Core?處理器和來自加利福尼亞州的桑尼維爾的超微半導體（Advanced Micro Devices）公司的處理器實現了幾乎相同版本的x86指令集（其中一些擴展已被添加有更新的版本），但是具有不同的內部設計。例如，ISA的相同寄存器架構可以使用公知的技術（包括專用物理寄存器、使用寄存器重命名機制的一個或多個動態分配的物理寄存器（例如，使用寄存器別名表（RAT），重新排序緩沖器（ROB）和退出寄存器堆（register file）））以不同的方式在不同的微架構中實現。除非另有說明，否則短語“寄存器架構”、“寄存器堆”和“寄存器”在本文中用于指代軟件/程序員可見的內容以及指令指定寄存器的方式。在需要區分的情況下，形容詞“邏輯”、“架構”或“軟件可見”將用于指示寄存器架構中的寄存器/堆，而不同的形容詞將用于指明給定微架構中的寄存器（例如，物理寄存器、重新排序緩沖器、退出寄存器、寄存器池）。

硬件跟蹤可以用于軟件調試、簡要描述和性能分析以及惡意軟件檢測。處理器跟蹤提供有關軟件執行的詳細信息，但通過生成大量數據來這樣做。因此，為了限制存儲要求和跟蹤處理時間，期望能夠將跟蹤僅限于感興趣的代碼。

由于可能暴露關于特權軟件的執行的敏感細節，因此只能從受保護域內（例如，在Intel架構中，從環0內）配置和啟用跟蹤。然而，這可能導致代價高昂的系統調用，因為由于潛在的安全風險，不能啟用較少受保護的域中的應用來修改處理器跟蹤配置。

附圖說明

根據以下結合附圖的詳細描述，可以獲得對本發明的更好理解，其中：

圖1A和1B是圖示根據本發明實施例的通用矢量友好指令格式及其指令模板的框圖；

圖2A-C是圖示根據本發明實施例的示例性VEX指令格式的框圖；

圖3是根據本發明一個實施例的寄存器架構的框圖；和

圖4A是圖示根據本發明實施例的示例性有序提取、解碼、退出管線和示例性寄存器重命名、無序發布/執行管線二者的框圖；

圖4B是圖示根據本發明實施例的要包括在處理器中的有序提取、解碼、退出核心和示例性寄存器重命名、無序發布/執行架構核心二者的示例性實施例的框圖；

圖5A是單個處理器核心以及它與管芯上互連網絡的連接的框圖；

圖5B圖示了根據本發明實施例的圖5A中的處理器核心的一部分的展開視圖；

圖6是根據本發明實施例的單核處理器和具有集成存儲器控制器和圖形元件的多核處理器的框圖；