[發(fā)明專利]用于復(fù)數(shù)乘法和累加的裝置和方法在審
| 申請?zhí)枺?/td> | 201811433066.4 | 申請日： | 2018-11-28 |
| 公開（公告）號： | CN109840112A | 公開（公告）日： | 2019-06-04 |
| 發(fā)明（設(shè)計）人： | R.瓦倫丁;M.查尼;R.薩德;E.奧爾德-艾哈邁德-瓦爾;J.科巴爾;R.S.杜布措夫 | 申請（專利權(quán)）人： | 英特爾公司 |
| 主分類號： | G06F9/30 | 分類號： | G06F9/30 |
| 代理公司： | 中國專利代理(香港)有限公司 72001 | 代理人： | 陳曉;申屠偉進 |
| 地址： | 美國加利*** | 國省代碼： | 美國;US |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 復(fù)數(shù) 復(fù)數(shù)乘法 累加 解碼 源寄存器 實分量 虛分量 處理器 指令 解碼器 解碼指令 寄存器 電路 響應(yīng) | ||
本發(fā)明公開了用于復(fù)數(shù)乘法和累加的裝置和方法。本發(fā)明的實施例是一種處理器，其包括執(zhí)行電路來響應(yīng)于經(jīng)解碼的指令而計算第一復(fù)數(shù)、第二復(fù)數(shù)、和第三復(fù)數(shù)的復(fù)數(shù)乘法?累加的結(jié)果。計算包括第一操作，其用于計算結(jié)果的實分量的第一項以及結(jié)果的虛分量的第一項。計算還包括第二操作，其用于計算結(jié)果的實分量的第二項以及結(jié)果的虛分量的第二項。處理器還包括：用于解碼指令來生成經(jīng)解碼的指令的解碼器，以及分別用于提供第一復(fù)數(shù)、第二復(fù)數(shù)和第三復(fù)數(shù)的第一源寄存器、第二源寄存器、以及源和目的地寄存器。
技術(shù)領(lǐng)域
本發(fā)明的實施例一般地涉及計算機處理器的領(lǐng)域。更特別地，實施例涉及用于復(fù)數(shù)乘法和累加的裝置和方法。
背景技術(shù)
指令集或指令集架構(gòu)（ISA）是與編程有關(guān)的計算機架構(gòu)的部分，包括原生數(shù)據(jù)類型、指令、寄存器架構(gòu)、尋址模式、存儲器架構(gòu)、中斷和異常處置、以及外部輸入和輸出（I/O）。應(yīng)當(dāng)注意到，術(shù)語“指令”在本文中一般是指宏指令，即被提供給處理器以供執(zhí)行的指令，其與微指令或微操作（micro-op）相反，那是處理器解碼器對宏指令進行解碼的結(jié)果。微指令或微操作可以被配置成指示處理器上的執(zhí)行單元執(zhí)行操作來實現(xiàn)與宏指令相關(guān)聯(lián)的邏輯。
ISA不同于微架構(gòu)，所述微架構(gòu)是用于實現(xiàn)指令集的處理器設(shè)計技術(shù)的集合。具有不同微架構(gòu)的處理器可以共享公共的指令集。例如，Intel? Pentium 4處理器、Intel?Core?處理器、以及來自加利福尼亞州森尼韋爾的Advanced Micro Devices（超微半導(dǎo)體）有限公司的處理器實現(xiàn)x86指令集的幾乎相同的版本（其中具有在較新版本情況下已經(jīng)添加的一些擴展），但是具有不同的內(nèi)部設(shè)計。例如，ISA的相同寄存器架構(gòu)可以通過使用眾所周知的技術(shù)、以不同的方式被實現(xiàn)在不同的微架構(gòu)中，包括專用物理寄存器、一個或多個使用寄存器重命名機制（例如使用寄存器別名表（RAT）、重排序緩沖器（ROB）和引退寄存器文件）的動態(tài)分配的物理寄存器。除非另行說明，否則短語寄存器架構(gòu)、寄存器文件和寄存器在本文中被使用來指代對于軟件/編程者可見的事物以及指令指定寄存器所用的方式。在需要區(qū)別的情況下，形容詞“邏輯的”、“架構(gòu)的”、或“軟件可見的”將用于指示寄存器架構(gòu)中的寄存器/文件，而不同的形容詞將用于指明給定微架構(gòu)中的寄存器（例如物理寄存器、重排序緩沖器、引退寄存器、寄存器池）。
附圖說明
本發(fā)明作為示例而不是限制地在附圖的各圖中被圖示，在所述附圖中同樣的參考標(biāo)記指示類似的元素，并且在所述附圖中：
圖1A-1B是框圖，其圖示了根據(jù)本發(fā)明的實施例的通用向量友好指令格式及其指令模板；
圖1A是一框圖，其圖示了根據(jù)本發(fā)明的實施例的通用向量友好指令格式及其A類指令模板；
圖1B是一框圖，其圖示了根據(jù)本發(fā)明的實施例的通用向量友好指令格式及其B類指令模板；
圖2A是一框圖，其圖示了根據(jù)本發(fā)明的實施例的示例性的特定向量友好指令格式；
圖2B是一框圖，其圖示了根據(jù)本發(fā)明的一個實施例的構(gòu)成全操作碼字段174的特定向量友好指令格式200的字段；
圖2C是一框圖，其圖示了根據(jù)本發(fā)明的一個實施例的構(gòu)成寄存器索引字段144的特定向量友好指令格式200的字段；
圖2D是一框圖，其圖示了根據(jù)本發(fā)明的一個實施例的構(gòu)成擴增操作字段150的特定向量友好指令格式200的字段；
圖3是根據(jù)本發(fā)明的一個實施例的寄存器架構(gòu)300的框圖；
圖4A是一框圖，其圖示了根據(jù)本發(fā)明的實施例的示例性有序流水線以及示例性寄存器重命名、無序發(fā)布/執(zhí)行流水線二者；
圖4B是一框圖，其圖示了根據(jù)本發(fā)明的實施例的將被包括在處理器中的有序架構(gòu)核的示例性實施例以及示例性寄存器重命名、無序發(fā)布/執(zhí)行架構(gòu)核二者；
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