[發(fā)明專利]輸入輸出電路在審
| 申請?zhí)枺?/td> | 201811432551.X | 申請日： | 2018-11-28 |
| 公開（公告）號： | CN110011657A | 公開（公告）日： | 2019-07-12 |
| 發(fā)明（設(shè)計）人： | 八木勝義 | 申請（專利權(quán)）人： | 拉碧斯半導(dǎo)體株式會社 |
| 主分類號： | H03K19/0185 | 分類號： | H03K19/0185 |
| 代理公司： | 北京集佳知識產(chǎn)權(quán)代理有限公司 11227 | 代理人： | 舒艷君;李洋 |
| 地址： | 日本神*** | 國省代碼： | 日本;JP |
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| 摘要： | |||
| 搜索關(guān)鍵詞： | 晶體管 使能信號 輸入輸出電路 開關(guān)控制部 第一開關(guān) 控制端子 輸入端子 導(dǎo)通 切換輸出 驅(qū)動連接 輸出端子 外部電源 消耗電流 信號輸入 使能 電路 遷移 截止 削減 | ||
提供利用更簡單的電路構(gòu)成削減消耗電流的輸入輸出電路。包含：第一晶體管，其基于輸入到輸入端子的輸入信號以及輸入到切換輸出的有效、無效的使能端子的使能信號，驅(qū)動連接在輸出端子與外部電源之間的負(fù)荷；第一開關(guān)，其設(shè)置在輸入端子與第一晶體管的控制端子之間并且具備切換輸入信號的導(dǎo)通、截止的第一切換端子；以及開關(guān)控制部，其基于使能信號控制第一切換端子，開關(guān)控制部控制第一切換端子以便在使能信號的邏輯遷移時使第一開關(guān)導(dǎo)通規(guī)定的期間并使輸入信號輸入到第一晶體管的控制端子來抑制從第一晶體管流過負(fù)荷的電流。
技術(shù)領(lǐng)域
本發(fā)明涉及輸入輸出電路，特別是涉及能夠施加比輸入輸出電路部的電源電壓高的外部電壓，另外具有能夠上拉/下拉到外部電壓的使用于半導(dǎo)體集成電路的信號接口部的容錯功能的輸入輸出電路。
背景技術(shù)
在半導(dǎo)體集成電路間的信號接口中，有需要與電源電壓不同即信號電平不同(例如3V、5V)的半導(dǎo)體集成電路的信號接口的情況。該情況下，作為低電壓側(cè)的半導(dǎo)體集成電路的信號接口，一般使用能夠施加比電源電壓高的外部電源電壓，或者具有能夠進(jìn)行上拉/下拉的容錯功能的輸入輸出電路。
以往，對于具有容錯功能的輸入輸出電路，例如已知有專利文獻(xiàn)1所公開的半導(dǎo)體集成電路裝置的輸入輸出電路。作為專利文獻(xiàn)1所公開的半導(dǎo)體集成電路裝置的輸入輸出電路的、雙向或者輸出三態(tài)緩沖電路1具備Pch主Tr(PMOS晶體管)2、Nch主Tr(NMOS晶體管)3以及4、輸出PAD5、浮阱充電電路7、具有浮阱的PchTr(PMOS晶體管)9、由具有浮阱的PchTr以及NchTr構(gòu)成的傳輸門10、EB－PAD電位判定部21、偏置電壓生成部22、電源電位/偏置電壓切換電路23、NAND門41、NOR門42以及逆變器IV43，并輸入輸入信號IN、使能信號EB。
上述雙向或者輸出三態(tài)緩沖電路1的EB－PAD電位判定部21與使能信號EB以及輸出PAD5連接，基于使能信號EB的信號電平和來自輸出PAD5的PAD電位判定電路狀態(tài)，并將與其判定結(jié)果對應(yīng)的切換信號輸出給偏置電壓生成部22以及電源電壓/偏置電壓切換電路23。另一方面，偏置電壓生成部22與輸出用電源電壓VDDIO連接，并將生成的輸出電位Vbias輸出給電源電壓/偏置電壓切換電路23。另外，電源電壓/偏置電壓切換電路23與輸出用電源電壓VDDIO以及偏置電壓生成部22連接，并基于來自EB－PAD電位判定部21的切換信號，將VDDIO電壓或者偏置電壓Vbias的任意一個輸出給PchTr9的柵極。由此，在輸出三態(tài)緩沖電路1中在禁止?fàn)顟B(tài)下PAD電位從L電位或者從H電平被上拉至外部電位VTT。
另外，作為其它的具有容錯功能的輸入輸出電路，也已知有專利文獻(xiàn)2所公開的輸入輸出電路。作為專利文獻(xiàn)2所公開的輸入輸出電路的三態(tài)輸出電路1具有單脈沖產(chǎn)生電路10、OE·PAD電位判定電路20、偏置電路30、浮阱充電電路40、傳輸門50、兩輸入NAND電路61、逆變器62、兩輸入NOR電路63、P－MOS晶體管64以及65、N－MOS晶體管66以及67及電阻68，從輸出緩沖器PADo輸出從輸入端子A輸入的輸入信號a。
對于上述三態(tài)輸出電路1來說，P－MOS晶體管65基于規(guī)定信號驅(qū)動輸出緩沖器PADo，P－MOS晶體管64控制與P－MOS晶體管65的柵極連接的節(jié)點(diǎn)的電位，單脈沖產(chǎn)生電路10在規(guī)定信號的信號電平遷移時輸出規(guī)定時間寬度的脈沖，偏置電路30在輸出該脈沖的期間，生成用于控制P－MOS晶體管64的偏置電壓，并將該偏置電壓施加給P－MOS晶體管64的柵極。由此，在三態(tài)輸出電路1中迅速地進(jìn)行上拉，抑制消耗電流的增大。
專利文獻(xiàn)1：日本特開2005－260587號公報
專利文獻(xiàn)2：日本特開2006－157081號公報
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