[發明專利]提取版圖不同模塊連接關系的方法

有效

• 申請號: 201811428183.1
• 申請日: 2018-11-27
• 公開（公告）號: CN109543316B
• 公開（公告）日: 2023-07-14
• 發明（設計）人: 姚聰
• 申請（專利權）人: 上海安路信息科技股份有限公司
• 主分類號: G06F30/392
• 分類號: G06F30/392;G06F30/398
• 代理公司: 上海一平知識產權代理有限公司 31266
• 代理人: 王昕;須一平

本發明涉及一種提取版圖不同模塊連接關系的方法，是通過驗證工具Calibre?LVS提取模塊間連接關系信息后實現，主要有：使用集成電路版圖編輯工具，把需要提取連接關系的兩個或者兩個以上的模塊調入并打開，其中所述模塊內部label采用可區別標簽、并保證其內部通過LVS；操作界面中加入上述模塊各cell相互之間的連接線；復制所述模塊內部label到模塊之間連接線對應的位置；打開calibre驗證工具，進行LVS檢查；根據該檢查結果產生的“top.LVS.report.shorts”文件來編寫腳本文件，可統計并提取出上述模塊間連接關系。本發明所用方法效率及準確高。

技術領域

本發明涉及集成電路版圖設計領域，特別涉及提取版圖不同模塊連接關系的方法。

背景技術

集成電路板圖是電路系統與集成電路工藝之間的中間環節，是一個必不可少的重要環節。通過集成電路版圖設計，可以將立體的電路系統變為一個二維的平面圖形，再經過工藝加工還原為基于硅材料的立體結構。

Calibre驗證工具，在進行版圖與設計圖對比時，通常認為一條連線(net)有唯一的label(標簽)，如果在同一條連線上出現不同label，calibre驗證工具會認為，你把兩根不應該連在一起的連線，錯誤的連在了一起，這在正常進行版圖驗證時，是代表版圖里出現了錯誤的連接關系。在此種情況下，當版圖進行LVS(Layout?Versus?Schematics版圖原理圖對比檢查)時，calibre驗證工具，選擇打開檢查shorts，軟件會報告版圖中同一條連線上面出現的兩個不同label的錯誤。

Calibre?LVS(Layout?Versus?Schematics版圖原理圖對比)，對于大多數版圖驗證工程師來講，LVS是個比較頭痛的檢查，必須在復雜的報告中過濾出有用的信息，才能正確找到錯誤的節點或器件。而Calibre在進行LVS檢查時具有良好的性能和查錯能力，它可以通過層次化的查錯方式更準確的定位錯誤，并通過版圖、原理圖、網表之間的良好交互能力幫助工程師最快、最準確的解決問題。

集成電路版圖設計，有時需要統計兩個模塊之間的連接關系，例如，模塊A的端口a(1)，連接到模塊B的端口b(1)上。

目前的統計方法是，人工找到版圖上實際連在一起的點，然后把端口a(1)和端口b(1)寫在一個文件的同一行，用空格分開，代表這兩點在版圖中連在一起。

版圖格式在導出數據時，只能導出兩個模塊之間的對應label位置，而不能顯示版圖中兩個模塊之間各cell(單元)相互之間的連接關系。

已有技術中如果想要知道版圖中兩個模塊之間各cell相互之間的連接關系，則需要每跟線都進行人工操作，如果一根線一根線地統計，效率低下；如果一組線一組線地統計，有可能會出現順序錯誤等不確定結果。并且在統計完畢后，需要再進行人工檢查，效率低下，錯誤率高。

發明內容

本發明的目的在于解決現有技術中存在的提取版圖不同模塊連接關系時效率低下、準確度差的問題，并利用已有的Calibre?LVS驗證工具給出一種提取版圖不同模塊連接關系的方法，用以快速準確地提取集成電路版圖模塊間連接關系。

為解決上述技術問題，本發明的實施方式公開了一種提取版圖不同模塊連接關系的方法，該方法包括以下步驟：

一種提取版圖不同模塊連接關系的方法，是通過驗證工具Calibre?LVS提取模塊間連接關系信息后實現，它包括以下步驟：

步驟1，使用集成電路版圖編輯工具，新建并打開當前操作界面模塊top，把需要提取連接關系的兩個或者兩個以上的模塊調入并打開，其中所述的兩個或者兩個以上的模塊內部label采用可區別標簽、所述的兩個或者兩個以上的模塊分別保證其內部通過LVS；

步驟2，在上述當前操作界面模塊top中加入兩個或者兩個以上模塊各cell相互之間的連接線；