[發(fā)明專利]3D NAND存儲器及其形成方法

有效

• 申請?zhí)枺?/td>: 201811423518.0
• 申請日: 2018-11-27
• 公開（公告）號: CN109524417B
• 公開（公告）日: 2021-03-30
• 發(fā)明（設計）人: 肖莉紅
• 申請（專利權(quán)）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11573
• 分類號: H01L27/11573;H01L27/11578
• 代理公司: 上海盈盛知識產(chǎn)權(quán)代理事務所(普通合伙) 31294
• 代理人: 董琳

一種3D NAND存儲器及其形成方法，其中所述3D NAND存儲器的形成方法，在形成堆疊結(jié)構(gòu)后，無需先將堆疊結(jié)構(gòu)的外圍區(qū)域通過多次掩膜和刻蝕工藝形成臺階區(qū)，可以直接在外圍區(qū)上的堆疊結(jié)構(gòu)中形成若干接觸通孔，極大的簡化了制作工藝，降低了制作成本，并且，控制柵和導電接觸部可以同時形成，相比于現(xiàn)有的控制柵和導電接觸部在不同步驟形成的工藝，極大的簡化了工藝步驟。并且3D NAND存儲器的形成方法還能夠防止誤對準、過刻蝕和欠刻蝕等問題的產(chǎn)生。

技術領域

本發(fā)明涉及半導體制作領域，尤其涉及一種3D NAND存儲器及其形成方法。

背景技術

NAND閃存是一種比硬盤驅(qū)動器更好的存儲設備，隨著人們追求功耗低、質(zhì)量輕和性能佳的非易失存儲產(chǎn)品，在電子產(chǎn)品中得到了廣泛的應用。目前，平面結(jié)構(gòu)的3D NAND閃存已近實際擴展的極限，為了進一步的提高存儲容量，降低每比特的存儲成本，提出了3D結(jié)構(gòu)的3D NAND存儲器。

在3D NAND存儲器結(jié)構(gòu)中，采用垂直堆疊多層數(shù)據(jù)存儲單元的方式，實現(xiàn)堆疊式的3D NAND存儲器結(jié)構(gòu)。現(xiàn)有3D NAND存儲器的形成過程一般包括：提供襯底，所述襯底包括外圍區(qū)和核心陣列區(qū)；在襯底上形成氮化硅層和氧化硅層交替層疊的堆疊層，所述對疊層橫跨外圍區(qū)和核心陣列區(qū)；刻蝕外圍區(qū)域的堆疊層，形成臺階區(qū)，所述臺階區(qū)具有若干臺階，每一個臺階由相鄰層的氮化硅層和氧化硅層的構(gòu)成的一個疊層組成；刻蝕核心陣列區(qū)的堆疊層，在堆疊層中形成溝道孔；在所述溝道孔中形成存儲區(qū)；去除氮化硅層，在去除氮化硅層的位置形成金屬控制柵；形成金屬控制柵后，形成覆蓋堆疊結(jié)構(gòu)的介質(zhì)層；刻蝕所述介質(zhì)層，在介質(zhì)層中形成若干接觸通孔，若干接觸通孔暴露出相應的臺階的金屬控制柵表面；在若干接觸通孔填充金屬，形成若干金屬接觸部。

但是，現(xiàn)有3D NAND存儲器的制作工藝較為復雜。

發(fā)明內(nèi)容

本發(fā)明所要解決的技術問題是怎樣降低3D NAND存儲器的制作成本。

為解決前述問題，本發(fā)明提供了一種3D NAND存儲器的形成方法，包括：

提供半導體襯底，所述半導體襯底包括外圍區(qū)和核心陣列區(qū)；在所述半導體襯底的外圍區(qū)和核心陣列區(qū)上形成堆疊結(jié)構(gòu)，所述堆疊結(jié)構(gòu)包括交替層疊的絕緣層和犧牲層；刻蝕所述外圍區(qū)上的堆疊結(jié)構(gòu)，在外圍區(qū)上的堆疊結(jié)構(gòu)中形成深度不同的若干接觸通孔，所述若干接觸通孔的底部分別暴露出不同層的犧牲層表面；在所述若干接觸通孔的側(cè)壁和底部表面以及堆疊結(jié)構(gòu)的表面上形成支撐材料層；去除所述犧牲層，形成若干空腔；去除所述若干接觸通孔底部的支撐材料層，使得每個接觸通孔與底部對應的一個空腔連通；向所述若干接觸通孔及其對應連通的空腔中填充導電材料，形成控制柵和與控制柵連接的導電接觸部。

可選的，還包括：在形成支撐材料層之后，刻蝕所述支撐材料層和堆疊結(jié)構(gòu)，在外圍區(qū)和核心陣列區(qū)上的堆疊結(jié)構(gòu)中形成若干暴露出半導體襯底表面的偽溝道通孔，在核心陣列區(qū)上的堆疊結(jié)構(gòu)中形成若干暴露出半導體襯底表面的溝道通孔；在所述溝道通孔中形成存儲結(jié)構(gòu)；在所述偽溝道通孔中形成偽溝道結(jié)構(gòu)；形成所述存儲結(jié)構(gòu)和偽溝道結(jié)構(gòu)后，去除所述犧牲層，形成若干空腔。