[發(fā)明專利]用于異構(gòu)雙處理器系統(tǒng)芯片的調(diào)試方法及系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201811385434.2
• 申請日: 2018-11-20
• 公開（公告）號: CN109656758B
• 公開（公告）日: 2022-02-22
• 發(fā)明（設(shè)計）人: 李小波;陳輝;李文
• 申請（專利權(quán)）人: 中科曙光信息產(chǎn)業(yè)成都有限公司;成都海光集成電路設(shè)計有限公司
• 主分類號: G06F11/22
• 分類號: G06F11/22;G06F11/34
• 代理公司: 北京蘭亭信通知識產(chǎn)權(quán)代理有限公司 11667
• 代理人: 趙永剛

本發(fā)明提供一種用于異構(gòu)雙處理器系統(tǒng)芯片的調(diào)試方法及系統(tǒng)。所述系統(tǒng)包括所述系統(tǒng)芯片的主處理器和協(xié)處理器、用于實現(xiàn)所述主處理器訪問至少一個外部設(shè)備的主系統(tǒng)總線以及用于實現(xiàn)所述協(xié)處理器訪問所述至少一個外部設(shè)備的使能總線，所述協(xié)處理器，用于在系統(tǒng)上電復(fù)位后先執(zhí)行系統(tǒng)引導(dǎo)程序，以完成系統(tǒng)底層的初始化，并通過系統(tǒng)引導(dǎo)程序中的跳轉(zhuǎn)點(diǎn)進(jìn)入所嵌入的調(diào)試shell執(zhí)行測試?yán)蹋酝瓿蓪λ鱿到y(tǒng)芯片的外圍接口和關(guān)鍵邏輯部件的模擬驗證。本發(fā)明通過采用協(xié)處理器來運(yùn)行測試?yán)桃酝瓿蓪π酒鈬涌诤完P(guān)鍵邏輯電路的調(diào)試，能夠減少仿真資源的消耗和測試時間，從而能夠避免由主處理器來運(yùn)行測試?yán)趟鶐淼臏y試控制復(fù)雜、測試時間過長以及仿真資源消耗大的問題。

技術(shù)領(lǐng)域

本發(fā)明涉及計算機(jī)技術(shù)領(lǐng)域，尤其涉及一種用于異構(gòu)雙處理器系統(tǒng)芯片的調(diào)試方法及系統(tǒng)。

背景技術(shù)

在高性能計算領(lǐng)域中，主系統(tǒng)芯片通常是采用異構(gòu)多核處理器架構(gòu)來完成不同種類的工作。通常情況下，在芯片設(shè)計過程中需要完成各項前期測試和驗證工作，以保證芯片功能的正確性。為了提高芯片的驗證效率并盡可能模擬芯片的真實工作的硬件環(huán)境，通常會使用以下兩種硬件加速和模擬驗證方法：FPGA(Field-Programmable Gate Array，現(xiàn)場可編程門陣列)和專用硬件仿真加速器Emulator，硬件加速和硬件模擬通常是在限定的硬件資源下進(jìn)行。

在實現(xiàn)本發(fā)明的過程中，發(fā)明人發(fā)現(xiàn)現(xiàn)有技術(shù)中至少存在如下技術(shù)問題：

在FPGA平臺上，由于測試?yán)踢\(yùn)行在主處理上，所以需要將整個芯片設(shè)計綜合進(jìn)FPGA，這對FPGA的資源需求往往非常巨大，可見這種硬件加速和硬件模擬方式會受到資源制約；在Emulator平臺上，由于測試?yán)踢\(yùn)行在主處理器上，因而需要將整個系統(tǒng)引導(dǎo)流程進(jìn)行完畢，且這一過程耗費(fèi)時間過長，可見這種硬件加速和硬件模擬方式會受到時間制約。加之面向高性能計算的大規(guī)模芯片往往會集成很多高性能的IO設(shè)備，針對這些高速IO接口的驗證具有準(zhǔn)備環(huán)境容量大，仿真運(yùn)行時間長等特點(diǎn)。綜上所述，現(xiàn)有的利用主處理器對芯片外圍接口和關(guān)鍵邏輯部件進(jìn)行調(diào)試的方法由于會受到系統(tǒng)資源和調(diào)試時間的制約，從而導(dǎo)致芯片的硬件驗證效率受到影響。

發(fā)明內(nèi)容

本發(fā)明提供的用于異構(gòu)雙處理器系統(tǒng)芯片的調(diào)試方法及系統(tǒng)，通過采用協(xié)處理器來運(yùn)行測試?yán)桃酝瓿蓪π酒鈬涌诤完P(guān)鍵邏輯電路的調(diào)試，能夠減少仿真資源的消耗和測試時間，從而能夠避免主處理的測試控制復(fù)雜、測試時間過長以及仿真資源消耗大的問題。

第一方面，本發(fā)明提供一種用于異構(gòu)雙處理器系統(tǒng)芯片的調(diào)試系統(tǒng)，所述系統(tǒng)包括所述系統(tǒng)芯片的主處理器和協(xié)處理器，以及用于實現(xiàn)所述主處理器訪問至少一個外部設(shè)備的主系統(tǒng)總線，所述系統(tǒng)還包括用于實現(xiàn)所述協(xié)處理訪問所述至少一個外部設(shè)備的使能總線，所述協(xié)處理器，用于在系統(tǒng)上電復(fù)位后先執(zhí)行系統(tǒng)引導(dǎo)程序，以完成系統(tǒng)底層的初始化，并通過系統(tǒng)引導(dǎo)程序中的跳轉(zhuǎn)點(diǎn)進(jìn)入所嵌入的調(diào)試shell執(zhí)行測試?yán)蹋酝瓿蓪λ鱿到y(tǒng)芯片的外圍接口和關(guān)鍵邏輯部件的模擬驗證。

第二方面，本發(fā)明提供一種用于異構(gòu)雙處理器系統(tǒng)芯片的調(diào)試方法，所述系統(tǒng)芯片包括主處理器和協(xié)處理器，所述主處理器通過主系統(tǒng)總線訪問至少一個外部設(shè)備，所述協(xié)處理器通過增加的使能總線訪問所述至少一個外部設(shè)備，所述方法包括：

系統(tǒng)上電復(fù)位后，所述協(xié)處理器先執(zhí)行系統(tǒng)引導(dǎo)程序，以完成系統(tǒng)底層的初始化，并通過系統(tǒng)引導(dǎo)程序中的跳轉(zhuǎn)點(diǎn)進(jìn)入所嵌入的調(diào)試shell執(zhí)行測試?yán)蹋酝瓿蓪λ鱿到y(tǒng)芯片的外圍接口和關(guān)鍵邏輯部件的模擬驗證。