[發明專利]超結器件及其制造方法

有效

• 申請號: 201811381201.5
• 申請日: 2018-11-20
• 公開（公告）號: CN111200010B
• 公開（公告）日: 2023-09-29
• 發明（設計）人: 姜峰;肖勝安
• 申請（專利權）人: 深圳尚陽通科技股份有限公司
• 主分類號: H01L29/06
• 分類號: H01L29/06;H01L21/336;H01L29/78
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種超結器件，超結結構采用多次溝槽刻蝕加填充工藝形成，對應溝槽在縱向上分成兩個以上的子溝槽，各子溝槽中填充由第二導電類型子柱并疊加形成第二導電類型柱。在各子溝槽的疊加位置處，通過增加疊加位置處的第二導電類型雜質的總量，來提高疊加位置處的第二導電類型子柱被完全橫向耗盡時的第一夾斷電壓并使第一夾斷電壓大于的底部的各縱向位置處的夾斷電壓，以保證反偏時各疊加位置底部的第二導電類型子柱都先于疊加位置夾斷。本發明還提供一種超結器件的制造方法。本發明能采用多次溝槽刻蝕加填充形成的超結結構從而降低工藝難度，同時能增加子溝槽的疊加位置處的夾斷電壓，能提高超結器件的擊穿電壓。

技術領域

本發明涉及半導體集成電路制造領域，特別是涉及一種超結(super?junction)器件；本發明還涉及一種超結器件的制造方法。

背景技術

超結器件如超結MOSFET中采用了超結結構，超結結構由交替排列的N型柱和P型柱組成結構。如果用超結結構來取代垂直雙擴散MOS晶體管(Vertical?Double-diffusedMetal-Oxide-Semiconductor，VDMOS)器件中的N型漂移區，在導通狀態下通過N型柱提供導通通路，導通時P型柱不提供導通通路；在截止狀態下由PN立柱共同承受反偏電壓，就形成了超結MOSFET。所以，超結MOSFET是在VDMOS基礎上，在橫向上加入具有縱向結構的P型柱。在很低的擊穿電壓情況下，P型柱跟由N型漂移區形成的N型柱進行橫向耗盡，從而能在不降低擊穿電壓的情況下，大幅降低漂移區的導通電阻，從而可以實現更小的芯片面積和更快的開關速度。

超結MOSFET的超結結構中通常是在N型外延層中形成P型柱來實現，P型柱的形成有兩種實現方式，一種是基于多次外延的工藝，另外一種是基于深溝槽即超結結構對應的溝槽的刻蝕的工藝。多次外延工藝具有實現方式簡單，但是工藝步驟多，流程長。對于目前600V的超結MOSFET器件，采用多次外延技術，需要外延的層數通常超過7次，甚至達到13次。而基于深槽刻蝕和P型硅填入工藝形成P型柱，P型柱的形成僅僅是通過一次深槽刻蝕形成的，工藝步驟少。但是為了保證P型硅填入沒有缺陷，其深槽刻蝕的角度通常不是垂直的，而是傾斜的，其角度通常在88度～89度之間。

如圖1A至圖1B所示，是現有第一種超結器件的制造方法形成超結結構的各步驟中的器件結構圖；現有第一種超結器件的制造方法中，形成超結結構的步驟包括：

如圖1A所示，提高一半導體襯底如硅襯底，通常所述半導體襯底為N+摻雜，摻雜雜質通常選用擴散速率較慢的As。所述半導體襯底的電阻率通常在1mΩ*cm～2mΩ*cm之間。在所述半導體襯底表面形成有N型外延層如N型硅外延層101，擊穿電壓越高，所需的所述N型外延層101的厚度越厚。對于目前常用的600V的超結MOSFET，其所述N型外延層101的厚度通常為50μm。

之后，采用光刻加刻蝕工藝在所述N型外延層101中形成溝槽102。通常，形成所述溝槽102的工藝中需要采用到硬質掩模層(Hard?Mask)104。通常Hard?Mask是由氧化層(Oxide)組成，也可以是氧化層加氮化層加氧化層的疊加層(Oxide+Nitride+Oxide，ONO)結構。

具體為：先在所述N型外延層101的表面形成所述硬質掩模層104，之后光刻定義出所述溝槽102的形成區域；之后，依次刻蝕所述硬質掩模層104和所述N型外延層101形成所述溝槽102。所述溝槽102刻蝕的角度通常是傾斜的，為88度～89度之間。這樣會導致所述溝槽102上面的開口大，下面的開口小。以600V超結器件為例，所述溝槽102的開口為4μm，所述溝槽102刻蝕的深度為40μm,所述溝槽102刻蝕的傾斜角通常為88.5度，所述溝槽102底部的開口僅僅只有1.9μm，不到頂部開口的50％。