[發明專利]一種半導體結構及其制造方法

在審

• 申請號: 201811376467.0
• 申請日: 2018-11-19
• 公開（公告）號: CN111199912A
• 公開（公告）日: 2020-05-26
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/532
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 袁禮君;闞梓瑄

本發明提供一種半導體結構的制造方法，其特征在于，包括：提供襯底；在所述襯底上形成孔洞或溝槽，所述孔洞或溝槽具有側壁上部、側壁下部和底部；在所述孔洞或溝槽的側壁上部、側壁下部和底部上形成氮化鎢層，所述側壁上部、側壁下部和底部形成的氮化鎢厚度均相同；在所述氮化鎢層上沉積金屬層并填滿所述孔洞或溝槽。本發明的阻擋層階梯覆蓋性優異，使得金屬能夠充分填滿孔洞或溝槽從而避免產生孔洞，同時沉積的阻擋層厚度適當且致密，具有良好的附著力和優異的阻擋性能，且具有低接觸電阻，能夠提高產品良率，降低生產成本。

技術領域

本發明涉及半導體領域，特別涉及一種半導體結構及其制造方法。

背景技術

當前，隨著半導體廣泛地適用于計算機、移動電話等數字產品，半導體產品的制造工藝也受到了廣泛地關注。

在現有的半導體的制造工藝中，可以采用化學氣相沉積(Chemical VaporDeposition：CVD)工藝或者使用物理氣相沉積(Physical Vapor Deposition：PVD)工藝來制造半導體。由于物理氣相沉積工藝具有例如可選薄膜材料廣泛、沉積進行溫度相對較低、結合能力優異等優點，因此物理氣相沉積工藝在多數半導體的制造工藝中成為必不可少的工藝。

隨著近來半導體器件越來越朝向小型方向發展，半導體的尺寸也隨之變小，而且對半導體性能的要求也越來越嚴格，尤其在半導體產品的重要部位的尺寸縮小至30nm以下的情況下，很難在接觸孔、通孔等填充鎢。深寬比的增大可能導致在器件特征中產生鎢空隙或接縫，導致芯片的產量降低和性能下降。

在使用常規的沉積鎢互連結構中，需要鈦/氮化鈦作為阻擋層，但是物理氣相沉積形成的氮化鈦階梯覆蓋性差，在接觸孔、通孔的側壁上部沉積的阻擋層厚度比側壁下部厚，導致后續鎢填充不良，形成空洞或縫隙，降低產品良率和可靠性。

需要說明的是，在上述背景技術部分公開的信息僅是為了便于對本發明的背景技術的理解，因此可以包括不構成對本領域普通技術人員已知的現有技術的信息。

發明內容

鑒于上述現有技術中存在的問題，本發明的一個目的在于，提供一種具有良好的階梯覆蓋性的阻擋層、防止鎢填充不良、提高產品良率和可靠性的半導體結構及其制造方法。

為了實現上述目的，本發明提供一種半導體結構的制造方法，所述半導體結構的制造方法包括：

提供襯底；

在所述襯底上形成孔洞或溝槽，所述孔洞或溝槽具有側壁上部、側壁下部和底部；

在所述孔洞或溝槽的側壁上部、側壁下部和底部上形成氮化鎢層，所述側壁上部、側壁下部和底部形成的氮化鎢厚度均相同；

在所述氮化鎢層上沉積金屬層并填滿所述孔洞或溝槽。

可選地，所述半導體結構的制造方法在所述襯底上形成孔洞或溝槽之前，在所述襯底中形成金屬連線層，所述孔洞或溝槽位于所述金屬連線層上部并使所述金屬連線層至少部分露出。

可選地，還包括等離子處理步驟，在所述襯底上沉積氮化鎢層之前使用氣體去除與所述孔洞或溝槽相連部分的金屬連線層表面的金屬氧化膜。

可選地，所述襯底中形成的金屬連線層為銅連線層，等離子處理步驟中去除的所述金屬氧化膜為氧化銅，所述氮化鎢層上沉積的金屬層為鎢層。

可選地，所述等離子處理步驟中使用的氣體為Ar或H₂。

可選地，采用脈沖成核層氮化鎢沉積工藝來沉積所述氮化鎢層。

可選地，所述脈沖成核層氮化鎢沉積工藝包括層積循環，在所述層積循環中使所述襯底依次暴露于B₂H₆、WF₆、NH₃氣體。