[發明專利]鎖相環內部延時電路和鎖相環

在審

• 申請號: 201811353745.0
• 申請日: 2018-11-14
• 公開（公告）號: CN109495104A
• 公開（公告）日: 2019-03-19
• 發明（設計）人: 李小輝;李想
• 申請（專利權）人: 四川長虹電器股份有限公司
• 主分類號: H03L7/081
• 分類號: H03L7/081;H03L7/085;H03L7/099
• 代理公司: 四川省成都市天策商標專利事務所 51213
• 代理人: 吳瑞芳

本發明公開了一種鎖相環內部延時電路，包括由延時單元組成的延時鏈，延時單元中PMOS5的柵極加偏置電壓，漏極與NMOS1和NMOS2的源極連接，NMOS1的漏極與PMOS1的漏極、PMOS2的漏極和柵極連接作為輸出端，NMOS2的漏極與PMOS3的漏極和柵極和PMOS4的漏極連接作為輸出端，PMOS1、PMOS4的柵極分別加偏置電壓，PMOS1、PMOS2、PMOS3、PMOS4的源極相連，NMOS1和NMOS2的柵極與其他延時單元的輸出端連接。還公開由延時電路組成的鎖相環。通過調節偏置電壓，能夠將頻率穩定在一個所需的輸出頻率，減小芯片面積，降低成本。

技術領域

本發明涉及集成電路技術領域，具體的說，是一種鎖相環內部延時電路和鎖相環。

背景技術

鎖相環(Phase-Locked Loop，PLL)對輸入的模擬時鐘信號通過倍頻方式生成的特定的數字時鐘信號，時鐘信號非常廣泛地應用在各種電路之中。而壓控振蕩器是鎖相環中的重要組成部分，一般所說壓控振蕩器指輸出頻率與輸入控制電壓有對應關系的振蕩電路。壓控振蕩器根據結構分為：LC壓控振蕩器、RC壓控振蕩器、晶體壓控振蕩器。對壓控振蕩器的技術主要要求有：頻率穩定性好，控制靈敏度高，調頻范圍寬等。而在集成電路設計中，相對而言，RC壓控振蕩器精度不夠，LC壓控振蕩器空間過大，而晶體壓控振蕩器，尺寸小適用于集成電路中，且具有高穩定輸出特性。而晶體壓控振蕩器中的核心部件延時電路，則是設計的核心，其電路的設計及參數設定也就決定了晶體壓控振蕩器的好壞。

發明內容

本發明的目的在于提供一種鎖相環內部延時電路和鎖相環，能夠提供穩定的可控輸出頻率，并且能夠提供特定的輸出頻率。

本發明通過下述技術方案解決上述問題：

一種鎖相環內部延時電路，所述延時電路包括由多個延時單元組成的延時鏈，所述延時單元由PMOS1、PMOS2、PMOS3、PMOS4、PMOS5、NMOS1和NMOS2構成，所述PMOS5的柵極加偏置電壓VN，PMOS5的源極接地，PMOS5的漏極與所述NMOS1和NMOS2的源極連接，NMOS1的漏極與所述PMOS1的漏極、PMOS2的漏極和PMOS2的柵極連接并作為第一輸出端，NMOS2的漏極與所述PMOS3的漏極、PMOS3的柵極和PMOS4的漏極連接并作為第二輸出端，所述PMOS1、PMOS4的柵極分別加偏置電壓VP，所述PMOS1、PMOS2、PMOS3、PMOS4的源極相連，所述NMOS1的柵極和NMOS2的柵極與延時鏈上前一個延時單元的兩個輸出端分別連接。

PMOS1、PMOS2、PMOS3、PMOS4、PMOS5以及NMOS1和NMOS2構成差分振蕩延時電路。PMOS5類似電流源，為電路提供電流，PMOS1和PMOS4用來改變電路的偏置電壓，是可控延時電路的重要組成，通過改變PMOS1和PMOS4的偏置電壓來控制延時單元工作的頻率范圍，PMOS2和PMOS3以及NMOS1和NMOS2形成兩個反相器，共同構成差分電路結構，差分電路的機構能夠有效的抑制共模噪聲和電源噪聲帶來的影響。NMOS1和NMOS2分別與另一延時單元的輸出端相連，從而構成延時鏈。由于采用了全差分電路結構，突破了單端輸出的反相器構成的延時鏈只能依靠奇數個延時單元來達到振蕩目的的限制，本設計可采用奇數個或者偶數個延時單元來達到振蕩的目的。使用的延時單元越少，能夠得到的輸出頻率越高，因此，優選采用三個延時單元組成的閉合延時鏈，構成反饋電路，設計結構簡單，能夠得到10～600MHz穩定輸出頻率。

一種包括鎖相環內部延時電路的鎖相環，由延時電路和與所述延時電路的輸出端依次連接的鑒相器、電荷泵和濾波電路，所述延時電路和鑒相器輸入相同的參考時鐘信號，所述濾波電路將用于控制延時電路振蕩頻率的控制電壓信號輸出至延時電路。