[發明專利]半導體器件結構及其制作方法

在審

• 申請號: 201811350002.8
• 申請日: 2018-11-14
• 公開（公告）號: CN111192897A
• 公開（公告）日: 2020-05-22
• 發明（設計）人: 馬強;平延磊;李天慧
• 申請（專利權）人: 芯恩（青島）集成電路有限公司
• 主分類號: H01L27/24
• 分類號: H01L27/24
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 余明偉

本發明提供一種半導體器件結構及其制作方法，半導體器件結構包括：襯底；位線，懸空于襯底之上；底部電極，包圍位線；電阻層，包圍底部電極；頂部電極，包圍電阻層；字線電極，位于頂部電極外圍，且于頂部電極接觸連接。本發明制備的半導體器件結構可以在單位面積下實現器件的多層堆疊，可以有效提高器件的集成度，大大提高器件單位面積下的存儲容量；本發明制備的半導體器件結構不需要選通管，具有較好的整流特性，且阻態分布差異性小，阻態分布更加均勻。

技術領域

本發明屬于集成電路設計制造，特別是涉及一種半導體器件結構及其制作方法。

背景技術

隨著技術的發展，現有的存儲器在耐久性、編程/擦除(P/E)電壓、速度、可靠性、可變性及非易失性數據密度等方面存在重大挑戰。RRAM(阻變式存儲器，Resistive RandomAccess Memory)由于具有較好的可擴展性、速度、耐用性、可靠性及數據保持能力而被廣泛應用。然而，現有的RRAM存在阻態分布均勻性差及存儲容量較小等問題。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體器件結構及其制作方法，用于解決現有技術中的RRAM存在阻態分布均勻性差及存儲容量較小的問題。

為實現上述目的及其他相關目的，本發明提供一種半導體器件結構，所述半導體器件結構包括：襯底；位線，懸空于所述襯底之上；底部電極，包圍所述位線；電阻層，包圍所述底部電極；頂部電極，包圍所述電阻層；及字線電極，位于所述頂部電極外圍，且于所述頂部電極接觸連接。

可選地，所述位線為納米片。

可選地，所述位線的材料包括絕緣體上硅，所述位線的厚度為10納米～100納米。

可選地，所述底部電極的材料包括氮化鈦、氮化鉭、鎢及鉑中的至少一種，所述底部電極的厚度為3納米～30納米。

可選地，所述電阻層的材料包括氧化鉿、氧化鉭及氧化鎢中的至少一種，所述電阻層的厚度為30納米～100納米。

可選地，所述頂部電極的材料包括氮化鈦、氮化鉭、鎢及鉑中的至少一種，所述頂部電極的厚度為3納米～30納米。

可選地，所述位線的截面形狀呈圓角矩形。

可選地，位于所述字線電極與所述位線之間的所述底部電極、所述電阻層及所述頂部電極共同構成阻變元件，所述阻變元件與位于其內側的所述位線及位于其外側的所述字線電極共同構成阻變式存儲單元；所述半導體器件結構包括若干個間隔排布所述位線及若干個間隔排布的字線電極，所述字線電極沿所述位線排布的方向延伸，以將所述位線外圍的所述阻變元件依次串接。

可選地，所述半導體器件結構包括至少兩個自所述襯底向上堆疊的所述阻變式存儲單元，且相鄰兩所述阻變式存儲單元之間具有間隙。

可選地，所述半導體器件結構還包括介質層，所述介質層位于自所述襯底向上堆疊的所述阻變式存儲單元之間。

可選地，所述半導體器件結構還包括隔離層，所述隔離層位于襯底的表面，且位于所述阻變式存儲單元與所述襯底之間。

本發明還提供一種半導體器件結構的制作方法，所述半導體器件結構的制作方法包括步驟：

提供一襯底；

于所述襯底上形成由下至上依次交替疊置的犧牲層及位線材料層；

刻蝕所述位線材料層及所述犧牲層以形成鰭形結構，所述鰭形結構包括由下至上依次交替疊置的犧牲單元及位線單元；

選擇性去除所述鰭形結構中的犧牲單元，以獲得懸空的位線；

形成包圍所述位線的底部電極；

形成包圍所述底部電極的電阻層；