[發明專利]一種用于集成電路老化可靠性的篩選方法及片上測量系統

有效

• 申請號: 201811346036.X
• 申請日: 2018-11-13
• 公開（公告）號: CN109581184B
• 公開（公告）日: 2020-08-25
• 發明（設計）人: 王曉曉;于麗婷;蘇東林;謝樹果
• 申請（專利權）人: 北京航空航天大學
• 主分類號: G01R31/28
• 分類號: G01R31/28
• 代理公司: 北京慧泉知識產權代理有限公司 11232
• 代理人: 王順榮;唐愛華

本發明公開一種用于集成電路老化可靠性的篩選方法及片上測量系統，該系統由可配置環形振蕩器、邊沿檢測電路及測試與控制模塊組成；可配置環形振蕩器中的返回路徑用于校準為一個時鐘周期，可配置環形振蕩器器中的匹配路徑用于配置緩沖器路徑的時延與關鍵路徑時延相同，邊沿檢測電路用于匹配路徑的校準過程，測試與控制模塊用于控制整個測量系統的工作模式。本發明的測量系統可以在不同供電電壓下對關鍵路徑時延進行精確測量；可以對集成電路關鍵路徑的老化速度進行預測。該老化可靠性篩選方法可以實現對集成電路進行快速老化可靠性篩選。此外，所設計的片上測量系統能夠在電路正常運行時對關鍵路徑進行時延測量，可以實時監測集成電路的老化程度。

技術領域

本發明涉及一種用于集成電路老化可靠性的篩選方法及片上測量系統，該測量系統可以實現在不同供電電壓下對集成電路關鍵路徑時延的精確測量。屬于微型電子器件技術領域。

背景技術

集成電路(integrated circuit)是一種微型電子器件或部件。它是經過氧化、光刻、擴散、外延、蒸鋁等半導體制造工藝，把構成具有一定功能的電路所需的半導體、電阻、電容等元件及它們之間的連接導線全部集成在一小塊硅片上，然后焊接封裝在一個管殼內的電子器件；其中所有元件在結構上已組成一個整體，使電子元件向著微小型化、低功耗、智能化和高可靠性方面邁進了一大步。集成電路具有體積小，重量輕，引出線和焊接點少，壽命長，可靠性高，性能好等優點，同時成本低，便于大規模生產。集成電路按其功能、結構的不同，可以分為模擬集成電路、數字集成電路和數/模混合集成電路三大類。

隨著硅技術的快速發展，先進的互補金屬氧化物半導體(CMOS)元件的柵極長度不斷減小。與此同時，未能同步減小的供電電壓導致晶體管器件的溝道電流密度增加，器件的老化效應加劇。集成電路的老化效應主要為以下四種：靜態偏置不穩定性效應(NBTI)，熱載流子注入效應(HCI)，時間相關電介質擊穿效應(TDDB)以及電子遷移效應(EM)。在上述四種老化效應中，NBTI和HCI被認為是決定集成電路壽命的主要老化效應。另一方面，對于深亞微米集成電路，工藝制造不確定性進一步增大，導致不同集成電路間老化速度差異增大。因此，盡管集成電路芯片可以通過結構性和功能性測試，但其在實際使用中仍面臨因老化效應導致的失效問題。

NBTI和HCI老化效應對集成電路的影響表現在使其閾值電壓增大，器件時延增加，進一步，集成電路路徑時延增加，當路徑時延增大到一定程度后，電路失效。NBTI和HCI老化效應受到使用時間，偏置電壓，工作溫度和制造不確定性的影響。因此，為了對所有集成電路進行壽命預測，集成電路老化模型多為最佳或最差情況，無法考慮制造不確定性對集成電路老化速度差異性影響。為此，考慮制造不確定性的集成電路老化物理模型被提出，制造不確定性對集成電路老化影響的統計模型被提出，然而上述無法確定單個集成電路的老化速度。

為了實現對集成電路的可靠性篩選，并挑選出具有嬰兒缺陷的集成電路，制造者通常要對集成電路進行數小時乃至數天的老化加壓測試。其測試成本遠大于基于測試向量的測試方法(包括功能性測試和結構性測試)。因此，為了實現對集成電路的老化可靠性篩選，快速的可靠性篩選方法需要被提出。然而，由于集成電路的制造工藝誤差增大，電路在實際應用中的老化情況差異增大，很難利用統一的老化模型完成對全部集成電路的壽命預測并實現可靠性篩選。實現單個芯片的可靠性篩選面臨的問題主要體現在以下方面：

(a)單一的物理模型無法對集成電路的老化可靠性進行個體化預測；

(b)難以實現對決定集成電路壽命的關鍵路徑進行可靠性檢測；

(c)考慮制造不確定性的影響，表征集成電路老化可靠性的參數提取與測試困難。

基于上述原因，考慮以集成電路關鍵路徑的初始閾值電壓作為進行集成電路老化可靠性篩選的關鍵參數，并利用片上測試結構實現對不同關鍵路徑初始閾值電壓的快速測試。片上測試結構的優點在于：測量精度高，可以對集成電路的老化可靠性進行個性化預測，同時檢測電路在使用中的實際老化情況。