[發明專利]時鐘樹中的分布式可編程延遲線

在審

• 申請號: 201811344194.1
• 申請日: 2018-11-13
• 公開（公告）號: CN109918695A
• 公開（公告）日: 2019-06-21
• 發明（設計）人: H·H·施米特
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F17/50
• 分類號: G06F17/50;H03K5/00
• 代理公司: 永新專利商標代理有限公司 72002
• 代理人: 林金朝;王英

本公開提供了用于改進集成電路器件的操作的系統和方法，所述集成電路器件包括邏輯區和時鐘樹，所述邏輯區包括至少部分地基于時鐘信號進行操作以便于提供目標功能的多個邏輯門，所述時鐘樹包括接收來自時鐘源的源時鐘信號的時鐘開關塊以及通信耦合于時鐘開關塊和邏輯區之間的分支，其中，所述分支進行操作以至少部分地基于所述源時鐘信號以及一個或多個可調諧延遲緩沖器向所述邏輯區提供時鐘信號，所述一個或多個可調諧延遲緩沖器設置在所述時鐘網絡的交接點處，其進行操作以至少部分地基于預計由所述分支引入的時鐘偏斜而向所述時鐘信號施加延遲。

背景技術

本公開總體上涉及集成電路器件，并且更具體而言涉及在集成電路器件中實施的時鐘樹。

本節旨在向讀者介紹可能與下文描述和/或要求保護的本公開的各個方面相關的現有技術的各個方面。該論述被認為有助于為讀者提供背景信息以便于更好地理解本公開的各個方面。因此，應當理解，要在這個意義上來閱讀這些文字描述，而不是將其看作對現有技術的承認。

一般地，電子裝置或者電氣系統可以包括一個或多個集成電路(IC)器件。為了提高操作靈活性，在一些實例中，集成電路器件可以是可編程邏輯器件，例如，現場可編程陣列(FPGA)，其可以在制造之后基于編程(例如，配置)來提供一項或多項目標(例如，預期)功能。為了便于提供目標功能，集成電路器件可以包括(例如)被編程(例如，配置)為至少部分地基于對應的配置數據而進行操作的一個或多個邏輯元件(例如，塊和/或門)。

在一些實例中，集成電路器件中的邏輯元件可以被組織成多個邏輯區，例如，每個邏輯區提供目標功能和/或多個邏輯區協作以提供目標功能。因而，在操作中，集成電路器件可以協調(例如，同步)多個邏輯區的操作。由于邏輯元件一般至少部分地基于接收到的時鐘信號而進行操作，因而在一些實例中，集成電路器件可以通過使用時鐘樹(例如，片上時鐘網絡)向對應的邏輯元件供應時鐘信號而協調多個邏輯區的操作。例如，時鐘樹可以包括多個分支，每個分支通過對應的邏輯區傳送時鐘信號。

然而，在一些實例中，例如由于分支的長度和/或沿分支的級(例如，復用器或緩沖器)的原因，在通過時鐘樹傳送時鐘信號時，時鐘信號可能變得偏斜(例如，時間偏移或相位偏移)。實際上，時鐘偏斜的可能性和/或幅度可能隨著時鐘樹的尺寸/深度的增大而增大，隨著分支長度的變化的增大而增大，和/或由于集成電路器件的編程的原因而增大。此外，時鐘信號的抵達時間可能受到時鐘的部件的溫度和瞬時電壓的影響，并且可能受到該芯片的實例內的個體晶體管的過程參數的影響。由于對偏斜存在一定量的影響的參數能夠跨越裝置的特定實例、跨越時間、或者跨越環境因素而變化，因此偏斜是不可知的，盡管其具有基于影響參數的變化的被稱為不確定性的范圍。由于至少部分地基于時鐘信號而進行操作，因而時鐘偏斜可能例如通過降低操作效率和/或增大操作延遲而影響邏輯元件的操作，繼而影響集成電路器件的操作。

發明內容

下文闡述本文公開的特定實施例的發明內容。應當理解，給出這些方面僅僅是為了給讀者提供這些特定實施例的簡明發明內容，并且這些方面并非旨在限制本公開的范圍。實際上，本公開可以涵蓋下文可能未闡述的多個方面。

本公開總體上涉及集成電路(IC)器件，其可以進行操作以執行電氣系統中的一項或多項目標(或預期)功能。為了便于目標功能的執行，在一些實施例中，集成電路器件可以包括一個或多個邏輯元件(例如，塊或門)，所述邏輯元件至少部分地基于接收到的時鐘信號進行操作，從而(例如)執行在提供組合功能、順序功能、算術功能、邏輯功能和/或自定義功能時使用的邏輯操作和/或算術操作。因而，在一些實施例中，集成電路器件可以包括將時鐘信號傳送到各種邏輯元件的時鐘樹(例如，片上時鐘網絡)。然而，在一些情況下，在通過時鐘樹傳送時鐘信號時，時鐘信號可能變得偏斜，由此影響邏輯元件的操作，繼而影響集成電路器件的操作。