[發明專利]基于憶阻器的存儲器內計算架構

在審

• 申請號: 201811329873.1
• 申請日: 2018-11-09
• 公開（公告）號: CN109542391A
• 公開（公告）日: 2019-03-29
• 發明（設計）人: 薛曉勇;劉文軍;周鵬
• 申請（專利權）人: 復旦大學
• 主分類號: G06F7/483
• 分類號: G06F7/483;G06F21/72
• 代理公司: 上海正旦專利代理有限公司 31200
• 代理人: 陸飛;陸尤

1.一種基于憶阻器的存儲器內計算架構，其特征在于，包含憶阻器陣列和輔助電路；其中，憶阻器陣列是一個交叉陣列，由若干水平方向的互連線和若干豎直方向的互連線互相交叉構成，每個交叉處有一個憶阻器單元，該憶阻器單元具有兩個端，一端連接水平方向的互連線，另一端連接豎直方向的互連線；

憶阻器陣列實現存儲內計算時，動態劃分為存儲區和計算區；計算區用于實現與、或、非、與非、或非、異或這些邏輯運算；計算區的運算結果保存在存儲區；輔助電路用于進行除與、或、非、與非、或非、異或等邏輯運算之外的復雜運算，包括數據處理、加密運算。

2.根據權利要求1所述的基于憶阻器的存儲器內計算架構，其特征在于，所述具有兩端結構的憶阻器單元為相變存儲器、鐵電存儲器、磁存儲器、阻變存儲器或其他任何用阻值高低表征邏輯值的存儲器。

3.根據權利要求1所述的基于憶阻器的存儲器內計算架構，其特征在于，憶阻陣列動態劃分為計算區和存儲區后，當一個憶阻陣列的某幾行在進行計算時，其計算結果經過輔助電路寫入另外一個憶阻陣列去，這樣既可以避免目前的非易失邏輯遇到的問題，又可以由輔助電路增強邏輯計算的能力；或者計算區和存儲區放在同一個憶阻陣列中，這是需要借助輔助電路對計算結果進行緩存，或者加入新的計算功能，然后延遲寫入到同一個陣列中去。

4. 如權利要求1-3之一所述的基于憶阻器的存儲器內計算架構，在物聯網終端架構中的應用，即用于替代傳統的物聯網終端架構中的SRAM 和Flash 模塊。