[發(fā)明專利]片上終結(jié)電路和半導(dǎo)體存儲器

在審

• 申請?zhí)枺?/td>: 201811325020.0
• 申請日: 2018-11-08
• 公開（公告）號: CN111161765A
• 公開（公告）日: 2020-05-15
• 發(fā)明（設(shè)計）人: 不公告發(fā)明人
• 申請（專利權(quán)）人: 長鑫存儲技術(shù)有限公司
• 主分類號: G11C7/10
• 分類號: G11C7/10
• 代理公司: 北京市鑄成律師事務(wù)所 11313
• 代理人: 陳建煥;武晨燕

1.一種片上終結(jié)電路，應(yīng)用于半導(dǎo)體存儲器，其特征在于，包括：

多個被校準(zhǔn)單元，所述被校準(zhǔn)單元用于連接參考電阻的校準(zhǔn)節(jié)點端；

控制單元，連接于所述被校準(zhǔn)單元，所述控制單元用于連接所述校準(zhǔn)節(jié)點端，并根據(jù)所述參考電阻控制對所述被校準(zhǔn)單元的校準(zhǔn)；其中，校準(zhǔn)后的所述多個被校準(zhǔn)單元具有至少兩個不同的阻值。

2.根據(jù)權(quán)利要求1所述的片上終結(jié)電路，其特征在于，所述多個被校準(zhǔn)單元包括第一被校準(zhǔn)單元、第二被校準(zhǔn)單元和第三被校準(zhǔn)單元；所述第一被校準(zhǔn)單元包括第一晶體管，所述第一晶體管連接于所述校準(zhǔn)節(jié)點端；所述第二被校準(zhǔn)單元包括第二晶體管，所述第二晶體管連接于所述校準(zhǔn)節(jié)點端；所述第三被校準(zhǔn)單元包括第三晶體管，所述第三晶體管連接于所述校準(zhǔn)節(jié)點端；其中，所述第一晶體管、所述第二晶體管和所述第三晶體管具有不同的寬長比。

3.根據(jù)權(quán)利要求2所述的片上終結(jié)電路，其特征在于，所述第一晶體管、所述第二晶體管和所述第三晶體管的寬長比的比例包括1∶2∶3。

4.根據(jù)權(quán)利要求3所述的片上終結(jié)電路，其特征在于，所述第一被校準(zhǔn)單元、所述第二被校準(zhǔn)單元和所述第三被校準(zhǔn)單元的數(shù)量比例包括2∶1∶1。

5.根據(jù)權(quán)利要求1所述的片上終結(jié)電路，其特征在于，校準(zhǔn)后的多個被校準(zhǔn)單元被劃分為若干組；其中，至少一組被校準(zhǔn)單元中包括并聯(lián)的被校準(zhǔn)單元。

6.根據(jù)權(quán)利要求1所述的片上終結(jié)電路，其特征在于，第一組被校準(zhǔn)單元和第二組被校準(zhǔn)單元中均包括一個被校準(zhǔn)單元；第三組被校準(zhǔn)單元中包括兩個并聯(lián)的被校準(zhǔn)單元；以及第四組被校準(zhǔn)單元中包括三個并聯(lián)的被校準(zhǔn)單元。

7.根據(jù)權(quán)利要求1至6任一項所述的片上終結(jié)電路，其特征在于，所述控制單元包括：

時鐘信號輸入端，用于連接時鐘信號，并將所述時鐘信號輸出至?xí)r鐘信號處理器；

所述時鐘信號處理器，用于對所述時鐘信號進行處理，并輸出處理后的時鐘信號；

校準(zhǔn)控制器，連接于所述時鐘信號處理器，用于根據(jù)所述處理后的時鐘信號，按照預(yù)設(shè)的校準(zhǔn)時序校準(zhǔn)所述被校準(zhǔn)單元；

計數(shù)器，用于計數(shù)所述處理后的時鐘信號，所述控制單元在所述時鐘信號匹配所述校準(zhǔn)時序后，關(guān)斷所述時鐘信號向所述時鐘信號處理器的輸入。

8.根據(jù)權(quán)利要求7所述的片上終結(jié)電路，其特征在于，所述控制單元還包括：

邏輯與門，所述邏輯與門的第一輸入端形成所述時鐘信號輸入端，所述邏輯與門的輸出端連接于所述時鐘信號處理器的輸入端；

RS鎖存器，所述RS鎖存器的R端用于連接校準(zhǔn)命令，所述RS鎖存器的S端連接于所述計數(shù)器的輸出端，所述RS鎖存器的輸出端連接于所述邏輯與門的第二輸入端。

9.一種半導(dǎo)體存儲器，其特征在于，包括權(quán)利要求1至8任一項所述的片上終結(jié)電路。