[發明專利]一種半導體器件及其制造方法

在審

• 申請號: 201811320160.9
• 申請日: 2018-11-07
• 公開（公告）號: CN109411481A
• 公開（公告）日: 2019-03-01
• 發明（設計）人: 劉峻
• 申請（專利權）人: 長江存儲科技有限責任公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582
• 代理公司: 北京集佳知識產權代理有限公司 11227
• 代理人: 趙秀芹;王寶筠

本申請公開了一種半導體器件及其制造方法，在該半導體器件中，僅在存儲核心區設置有溝道孔，而在階梯區設置有第一接觸孔，該第一接觸孔內填滿金屬，該第一接觸孔的結構與溝道孔的結構不同，其內部不設置有外延結構以及存儲器功能層，因此，能夠避免階梯區不均一的外延結構給半導體器件帶來的不良影響，例如，與半導體器件內部的底部選擇柵或虛字線發生短路，降低產品良率。

技術領域

本申請涉及半導體制造技術領域，尤其涉及一種半導體器件及其制造方法。

背景技術

3D NAND存儲器是一種擁有三維堆疊結構的閃存器件，其存儲核心區是由交替堆疊的金屬柵層和層間絕緣層結合垂直溝道孔組成。相同面積條件下，垂直堆疊的金屬柵層越多，意味著閃存器件的存儲密度越大、容量越大。目前常見的存儲結構的字線堆疊層數可達數十上百層。

在現有的3D NAND存儲器的制造方法中，為了能夠在柵線犧牲層去除和字線形成過程提供結構支撐，在存儲核心區和階梯區會同時形成溝道孔，并在溝道孔內形成存儲器件的各功能層。其中，每個溝道孔底部形成有外延結構(selective epitaxy growth，SEG)位于階梯區的溝道孔可以作為支撐結構。

然而，由于階梯區的圖形密度不同，很難在階梯區的不同溝道孔內形成結構均一的外延結構。該結構不均一的外延結構，會導致階梯區的外延結構要么與底部選擇柵發生短路，要么與虛字線發生短路，進而導致產品良率下降。

發明內容

有鑒于此，本申請提供了一種半導體器件及其制造方法，以避免階梯區不均一的外延結構給半導體器件帶來的不良影響。

為了解決上述技術問題，本申請采用了如下技術方案：

一種半導體器件，包括：

襯底；

位于所述襯底之上的堆疊結構，所述堆疊結構由柵線層和層間介質層交替層疊形成，所述堆疊結構包括階梯區和存儲核心區；

其中，所述存儲核心區包括貫穿所述存儲核心區的溝道孔，所述溝道孔的底部形成有自所述襯底外延生長的外延結構，所述溝道孔的內壁上形成有存儲器功能層；

所述階梯區包括貫穿所述階梯區的第一接觸孔；所述第一接觸孔與所述柵線層之間設置有絕緣側墻。

可選地，所述絕緣側墻為覆蓋所述第一接觸孔側壁的絕緣層。

可選地，所述絕緣側墻為自所述第一接觸孔的側壁向各層所述柵線層突出的絕緣層。

可選地，所述半導體器件還包括：位于所述襯底之上的外圍電路。

可選地，所述半導體器件還包括：與所述外圍電路電連接的第二接觸孔。

可選地，所述半導體器件為3D NAND存儲器。

可選地，所述存儲器功能層沿著所述溝道孔的徑向由外向內依次包括：存儲器層和溝道層。

可選地，所述存儲器層沿著所述溝道孔的徑向由外向內依次包括：電荷阻擋層、電荷存儲層和電荷遂穿層。

一種半導體器件的制造方法，所述方法包括：

提供襯底，所述襯底上形成有堆疊結構，所述堆疊結構由犧牲層和層間介質層交替層疊形成；所述堆疊結構包括階梯區和存儲核心區；

在所述存儲核心區內形成貫穿所述存儲核心區的溝道孔；所述溝道孔的底部形成有自所述襯底外延生長的外延結構，所述溝道孔的內壁上形成有存儲器功能層；

在所述階梯區形成貫穿所述階梯區的第一接觸孔；

形成用于隔離所述第一接觸孔與所述犧牲層的絕緣側墻；

將所述犧牲層替換為柵線層；