[發明專利]一種基于速率匹配的萬兆以太網PCS系統及控制方法

有效

• 申請號: 201811319961.3
• 申請日: 2018-11-07
• 公開（公告）號: CN109525511B
• 公開（公告）日: 2022-04-01
• 發明（設計）人: 徐丹妮;哈云雪;唐金鋒;邢宗岐
• 申請（專利權）人: 西安微電子技術研究所
• 主分類號: H04L47/62
• 分類號: H04L47/62;H04L47/25;G06F5/06
• 代理公司: 西安通大專利代理有限責任公司 61200
• 代理人: 徐文權

本發明提供一種基于速率匹配的萬兆以太網PCS系統及控制方法，包括以異步FIFO為核心的變速箱，通過異步FIFO隔離變速箱兩端的時鐘域，并且通過時鐘調整，使得發送數據時，發送FIFO寫端的速度大于發送FIFO讀端的速度，發送FIFO不會出現空狀況；接收數據時，接收FIFO讀端的速度大于接收FIFO寫端的速度，接收FIFO不會出現滿狀況。本發明中的變速箱能夠在時鐘存在抖動和漂移的情況下，自動調整MAC端的數據速率，確保數據碼的連續性和正確性；本發明中異步FIFO的寫控制和讀控制策略適用于跨時鐘域情況下的連續數據讀寫。

技術領域

本發明屬于高速數據傳輸控制領域，具體為涉及一種基于速率匹配的萬兆以太網PCS系統及控制方法。

背景技術

根據IEEE802.3 10GBASE-R PCS協議規定，PCS位于MAC和PMA之間，PCS通過內部的變速箱實現MAC端156.25Mhz時鐘域和PMA端644.53125Mhz時鐘域之間的數據同步。如圖1所示，發送變速箱的輸入端時鐘為156.25Mhz，輸入數據寬度為66比特，輸出端時鐘為644.53125Mhz，輸出數據寬度為16比特；接收變速箱的輸入端時鐘為644.53125Mhz，輸入數據寬度為16比特，輸出端時鐘為156.25Mhz，輸出數據寬度為66比特。

變速箱在156.25Mhz和644.53125Mhz時鐘域下的數據速率一致，均為10.3125Gbps，如公式(1)和(2)所示：

66bits×156.25000Mhz＝10.3125Gbps (1)

16bits×644.53125Mhz＝10.3125Gbps (2)

在工程實現中，時鐘的抖動和漂移會造成變速箱兩端數據速率的變化，從而導致碼流的不連續。

數據發送時，發送變速箱輸入端時鐘增大會導致變速箱的輸入數據速率大于輸出數據速率，導致發送數據丟失，輸出端時鐘增大會導致變速箱的輸出數據速率大于輸入數據速率，導致發送數據不連續。

數據接收時，接收變速箱輸入端時鐘增大會導致變速箱的輸入數據速率大于輸出數據速率，導致接收數據丟失，輸出端時鐘增大會導致變速箱的輸出數據速率大于輸入數據速率，導致接收數據不連續。

遍歷已有公開文獻，未見針對該問題的有效解決方案。

發明內容

針對現有技術中存在的問題，本發明提供一種基于速率匹配的萬兆以太網PCS系統及控制方法，能夠解決萬兆以太網PCS兩端由于時鐘漂移和抖動導致的速率不匹配問題。

本發明是通過以下技術方案來實現：

一種基于速率匹配的萬兆以太網PCS系統，包括發送變速箱和接收變速箱；發送變速箱接收MAC的信號并輸出給PMA，接收變速箱接收PMA的信號并輸出給MAC；

發送變速箱包括發送FIFO、發送寫控制單元和發送讀控制單元，發送FIFO為寬度為66比特、深度為n的異步FIFO，發送FIFO的寫時鐘為156.265625Mhz，讀時鐘為644.53125Mhz；發送寫控制單元產生發送FIFO的寫信號，發送讀控制單元產生發送FIFO的讀信號；發送寫控制單元根據寫入的數據類型和發送FIFO中的數據個數來產生發送FIFO寫信號，使發送FIFO不會出現滿狀況；

接收變速箱包括接收FIFO、接收寫控制單元和接收讀控制單元，接收FIFO為寬度為66比特、深度為n的異步FIFO，該接收FIFO的讀時鐘為156.25Mhz，寫時鐘為644.53125Mhz；接收讀控制單元產生接收FIFO的讀信號，接收寫控制單元產生接收FIFO的寫信號；接收讀控制單元根據讀出的數據類型和當前接收FIFO中數據個數來產生接收FIFO讀信號，使接收FIFO不會出現空狀況。