[發(fā)明專利]一種用于DC-DC變換器動態(tài)輸出電壓邊界的控制電路

有效

• 申請?zhí)枺?/td>: 201811316009.8
• 申請日: 2018-11-07
• 公開（公告）號: CN109460101B
• 公開（公告）日: 2020-10-27
• 發(fā)明（設(shè)計）人: 周澤坤;王韻坤;王安琪;石躍;王卓;張波
• 申請（專利權(quán)）人: 電子科技大學(xué)
• 主分類號: G05F1/56
• 分類號: G05F1/56
• 代理公司: 成都點睛專利代理事務(wù)所(普通合伙) 51232
• 代理人: 葛啟函

1.一種用于DC-DC變換器動態(tài)輸出電壓邊界的控制電路，其特征在于，通過產(chǎn)生不同的測試電壓值作為所述DC-DC變換器中誤差放大器連接的基準(zhǔn)電壓從而動態(tài)調(diào)節(jié)所述DC-DC變換器的輸出電壓；

所述控制電路包括外部指令收集模塊、時鐘信號生成模塊、指令譯碼模塊和基準(zhǔn)電壓選擇模塊；

所述外部指令收集模塊包括第一輸入端和第二輸入端分別連接第一調(diào)節(jié)電阻RUP和第二調(diào)節(jié)電阻RDOWN，所述控制電路檢測是否外接所述第一調(diào)節(jié)電阻RUP或第二調(diào)節(jié)電阻RDOWN并檢測接入的所述第一調(diào)節(jié)電阻RUP或第二調(diào)節(jié)電阻RDOWN的阻值，并根據(jù)檢測結(jié)果控制所述外部指令收集模塊產(chǎn)生多個不同的指令信號；

所述時鐘信號生成模塊包括輸入單元和延遲單元，所述輸入單元用于檢測所述指令信號，當(dāng)檢測到任一所述指令信號發(fā)生翻轉(zhuǎn)時產(chǎn)生一個脈沖信號(CLK_gen)；所述延遲單元用于將所述脈沖信號(CLK_gen)的上升沿或下降沿進(jìn)行延遲后產(chǎn)生時鐘信號(CLK)，并在延遲期間屏蔽所述輸入單元檢測所述指令信號的翻轉(zhuǎn)；

所述指令譯碼模塊在所述時鐘信號(CLK)的每個周期內(nèi)根據(jù)所述指令信號產(chǎn)生不同的控制信號分別對應(yīng)所述不同的測試電壓值；

所述基準(zhǔn)電壓選擇模塊根據(jù)所述控制信號輸出對應(yīng)的所述測試電壓值。

2.根據(jù)權(quán)利要求1所述的用于DC-DC變換器動態(tài)輸出電壓邊界的控制電路，其特征在于，所述脈沖信號(CLK_gen)為負(fù)脈沖，所述延遲單元將所述脈沖信號(CLK_gen)的上升沿進(jìn)行延遲，對所述脈沖信號(CLK_gen)的下降沿不延遲；

所述延遲單元包括上升沿延遲緩沖器(Delay_buf1)、第十二反相器(INV12)、第十三反相器(INV13)、第十四反相器(INV14)和帶使能端的第二十反相器(EINV1)，

第二十反相器(EINV1)的輸入端連接所述脈沖信號(CLK_gen)，其輸出端連接第十二反相器(INV12)的輸出端和第十三反相器(INV13)的輸入端，其使能端連接上升沿延遲緩沖器(Delay_buf1)的輸出端；

第十四反相器(INV14)的輸入端連接第十二反相器(INV12)的輸入端和第十三反相器(INV13)的輸出端，其輸出端連接上升沿延遲緩沖器(Delay_buf1)的輸入端并輸出所述時鐘信號(CLK)；上升沿延遲緩沖器(Delay_buf1)的使能端連接使能信號(EN)。

3.根據(jù)權(quán)利要求2所述的用于DC-DC變換器動態(tài)輸出電壓邊界的控制電路，其特征在于，所述上升沿延遲緩沖器(Delay_buf1)包括第一NMOS管(MN1)、第二NMOS管(MN2)、第三NMOS管(MN3)、第四NMOS管(MN4)、第一PMOS管(MP1)、第二PMOS管(MP2)、第九反相器(INV9)、第十反相器(INV10)、第十一反相器(INV11)和第五電容(C₅)，

第一NMOS管(MN1)的柵極連接第九反相器(INV9)的輸入端并作為所述上升沿延遲緩沖器(Delay_buf1)的輸入端，其漏極連接第一PMOS管(MP1)的漏極，其源極連接第二NMOS管(MN2)的漏極和第三NMOS管(MN3)的柵極并通過第五電容(C₅)后接地；

第二NMOS管(MN2)的柵極連接第九反相器(INV9)的輸出端，其源極連接第三NMOS管(MN3)和第四NMOS管(MN4)的源極并接地；

第二PMOS管(MP2)的柵極連接第一PMOS管(MP1)的柵極和偏置電壓(V_b)，其源極連接第一PMOS管(MP1)的源極并連接電源電壓，其漏極連接第三NMOS管(MN3)和第四NMOS管(MN4)的漏極并通過第十一反相器(INV11)后作為所述上升沿延遲緩沖器(Delay_buf1)的輸出端；

第十反相器(INV10)的輸入端作為所述上升沿延遲緩沖器(Delay_buf1)的使能端，其輸出端連接第四NMOS管(MN4)的柵極。