[發(fā)明專利]一種基于SELECTMAP的可配置且高速的FPGA配置電路及實(shí)現(xiàn)方法

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• 申請(qǐng)?zhí)枺?/td>: 201811314746.4
• 申請(qǐng)日: 2018-11-06
• 公開（公告）號(hào): CN109710562A
• 公開（公告）日: 2019-05-03
• 發(fā)明（設(shè)計(jì)）人: 王憶文;趙晨峰;鄧強(qiáng);許云龍;李航標(biāo)
• 申請(qǐng)（專利權(quán)）人: 電子科技大學(xué)
• 主分類號(hào): G06F15/78
• 分類號(hào): G06F15/78
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種基于SELECTMAP的可配置且高速的FPGA配置電路及實(shí)現(xiàn)方法，其特征在于：所述電路包含高速AMBA AHB接口模塊、寄存器配置模塊、緩存模塊和主控制模塊；

所述高速AMBA AHB接口模塊，以采樣AHB總線上的控制、地址和數(shù)據(jù)信號(hào)，并返回響應(yīng)的控制信號(hào)和數(shù)據(jù)信號(hào)；

所述寄存器配置模塊，包含配置寄存器和狀態(tài)寄存器；其中配置寄存器用以配置主控制器的各項(xiàng)功能，包括：軟復(fù)位寄存器、數(shù)據(jù)寄存器、PROGRAM_B狀態(tài)使能寄存器、PROGRAM_B計(jì)數(shù)寄存器、CCLK分頻寄存器、INIT_B超時(shí)計(jì)數(shù)寄存器、等待計(jì)數(shù)寄存器、設(shè)備ID寄存器；同時(shí)，此模塊還包含多個(gè)狀態(tài)寄存器，用以寄存主控制模塊中的各個(gè)狀態(tài)對(duì)應(yīng)的數(shù)值；

所述緩存模塊，用于緩存從AHB系統(tǒng)中輸入的FPGA配置數(shù)據(jù)，使得SELECTMAP接口和AHB系統(tǒng)可以進(jìn)行異步操作，提高了配置電路的靈活性和穩(wěn)定性；

所述主控制模塊，用以產(chǎn)生滿足SELECTMAP時(shí)序要求的PROGRAM_B、INIT_B、CSI_B、RW_B信號(hào)，同時(shí)讀取緩存模塊中的數(shù)據(jù)并進(jìn)行移位輸出并根據(jù)相應(yīng)的數(shù)據(jù)信號(hào)生成CCLK信號(hào)，使得總線的寬度可以靈活配置，并實(shí)現(xiàn)配置數(shù)據(jù)的非連續(xù)傳輸，節(jié)省芯片引腳并增加配置電路的可靠性。

2.根據(jù)權(quán)利要求1所述的基于SELECTMAP的可配置且高速的FPGA配置電路及實(shí)現(xiàn)方法，其特征在于：包含如下步驟：

(1)、上電后配置電路的初始態(tài)為空閑狀態(tài)，在此狀態(tài)下緩存模塊的狀態(tài)為空狀態(tài)；主配置模塊循環(huán)檢測(cè)配置寄存器模塊中PROGRAM_B狀態(tài)使能寄存器的值，若檢測(cè)到此寄存器的值為1，則進(jìn)入步驟(2)；

(2)、配置電路的主控制器讀取配置寄存器模塊中PROGRAM_B計(jì)數(shù)寄存器，通過此寄存器中的數(shù)值與時(shí)鐘周期決定PROGRAM_B低電平負(fù)脈沖信號(hào)的寬度；同時(shí)，進(jìn)入步驟(3)

(3)、主控制器模塊從FPGA接收INIT_B信號(hào)，并做出判斷：若檢測(cè)到INIT_B信號(hào)為低電平，則進(jìn)入步驟(4)；否則繼續(xù)執(zhí)行步驟(3)；同時(shí)根據(jù)INIT_B超時(shí)計(jì)數(shù)寄存器中寄存的數(shù)值與時(shí)鐘周期，確定INIT_B狀態(tài)的持續(xù)時(shí)間；若在此持續(xù)時(shí)間內(nèi)INIT_B信號(hào)始終為高電平，則配置電路中的主控制模塊將TIME_OUT_FLAG信號(hào)拉高，并將此信號(hào)輸出到配置寄存器模塊中相應(yīng)的狀態(tài)寄存器中；此步驟的目的是為了確保所配置的FPGA初始化成功；

(4)、配置電路進(jìn)入等待狀態(tài)，在此狀態(tài)下主控制器讀取等待狀態(tài)計(jì)數(shù)寄存器，通過此計(jì)數(shù)器的數(shù)值與時(shí)鐘周期決定在等待狀態(tài)的停留時(shí)間；在等待狀態(tài)停留一段時(shí)間之后，執(zhí)行步驟(5)；

(5)、配置電路進(jìn)入數(shù)據(jù)移位狀態(tài)，主控制模塊將從系統(tǒng)中輸入并存儲(chǔ)在緩存模塊中的FPGA配置數(shù)據(jù)以字為單位讀入相應(yīng)的寄存器中，并將此寄存器中的數(shù)據(jù)分多次移位輸出到FPGA的SELECTMAP從接口；同時(shí)配合CCLK產(chǎn)生狀態(tài)機(jī)生成符合要求的CCLK信號(hào)，信號(hào)上升沿位于數(shù)據(jù)信號(hào)的中間位置；當(dāng)沒有配置數(shù)據(jù)輸出時(shí)，不產(chǎn)生CCLK信號(hào)，從而保證了FPGA的非連續(xù)配置；當(dāng)主控制模塊完成全部配置數(shù)據(jù)的移位輸出后，進(jìn)入步驟(6)；

(6)、配置電路進(jìn)入數(shù)據(jù)檢查狀態(tài)；在此狀態(tài)下，檢查緩存模塊的狀態(tài)并進(jìn)行判斷；若緩存模塊處于非空狀態(tài)，則重復(fù)步驟(5)；若緩存模塊處于空狀態(tài)，則停留在步驟(6)。