[發(fā)明專(zhuān)利]一種通過(guò)部分映射時(shí)鐘使能信號(hào)來(lái)改善布局完成率的方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201811296316.4
• 申請(qǐng)日: 2018-11-01
• 公開(kāi)（公告）號(hào): CN109446673B
• 公開(kāi)（公告）日: 2023-04-18
• 發(fā)明（設(shè)計(jì)）人: 劉桂林;王海力;連榮椿;馬明
• 申請(qǐng)（專(zhuān)利權(quán)）人: 京微齊力(北京)科技有限公司
• 主分類(lèi)號(hào): G06F30/34
• 分類(lèi)號(hào): G06F30/34
• 代理公司: 北京億騰知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11309
• 代理人: 陳霽

本發(fā)明公開(kāi)了一種通過(guò)部分映射時(shí)鐘使能信號(hào)來(lái)改善布局完成率的方法，步驟包括：在FPGA電路布局過(guò)程中，進(jìn)行實(shí)時(shí)檢測(cè)，找出位置不合法的寄存器；將位置不合法的寄存器按照時(shí)序松弛timing?slack值進(jìn)行排序，按照timing?slack序列中數(shù)值從大到小，分別將位置不合法的寄存器的輸入D端接入一個(gè)數(shù)據(jù)選擇器MUX，進(jìn)而形成一個(gè)多路選擇器；判斷多路選擇器能否與前一級(jí)的查找表LUT合并，如果可以，則將多路選擇器與前一級(jí)的LUT合并。本發(fā)明不需要將某個(gè)時(shí)鐘使能信號(hào)驅(qū)動(dòng)的所有寄存器都進(jìn)行轉(zhuǎn)換。在信號(hào)所驅(qū)動(dòng)的寄存器中已滿(mǎn)足約束的不進(jìn)行轉(zhuǎn)換，減少全部轉(zhuǎn)換為組合邏輯對(duì)性能帶來(lái)的負(fù)面影響，有效的提高電路的工作頻率。

技術(shù)領(lǐng)域

本發(fā)明涉及寄存器布局領(lǐng)域，尤其涉及一種通過(guò)部分映射時(shí)鐘使能信號(hào)來(lái)改善布局完成率的方法。

背景技術(shù)

目前，在涉及時(shí)鐘使能信號(hào)比較多的FPGA設(shè)計(jì)中，通過(guò)在綜合階段通過(guò)引入組合邏輯來(lái)消除時(shí)鐘使能信號(hào)，用以克服架構(gòu)約束。

但該做法存在一定缺陷，常常出現(xiàn)引入的組合邏輯過(guò)多，導(dǎo)致布局失敗或設(shè)計(jì)性能降低等問(wèn)題，根源在于綜合階段的架構(gòu)信息太少，無(wú)法精準(zhǔn)的選取需要消除的時(shí)鐘使能信號(hào)。

發(fā)明內(nèi)容

本發(fā)明的目的在于減少FPGA中組合邏輯的數(shù)量。

為達(dá)到上述目的，一種通過(guò)部分映射時(shí)鐘使能信號(hào)來(lái)改善布局完成率的方法，步驟包括：

在FPGA電路布局過(guò)程中，進(jìn)行實(shí)時(shí)檢測(cè)，找出位置不合法的寄存器；

將位置不合法的寄存器按照時(shí)序松弛timing?slack值進(jìn)行排序，按照timingslack序列中數(shù)值從大到小排列，其中,

如果寄存器滿(mǎn)足時(shí)鐘使能信號(hào)的約束則不增加MUX，并以寄存器當(dāng)前位置為中心，搜索合法的位置。

如果寄存器不滿(mǎn)足時(shí)鐘使能信號(hào)的約束，則將寄存器的輸入D端接入一個(gè)數(shù)據(jù)選擇器MUX，進(jìn)而形成一個(gè)多路選擇器；

判斷多路選擇器能否與前一級(jí)的查找表LUT合并，其中，

如果可以，則將多路選擇器與前一級(jí)的LUT合并；

如果不可以，則將多路選擇器中的MUX轉(zhuǎn)換為新的LUT。

以位置不合法的寄存器當(dāng)前位置為中心，搜索合法的位置。

優(yōu)選地，對(duì)timing?slack序列設(shè)置閾值，如果所述不合法的寄存器timing?slack值低于所述閾值，則不進(jìn)行后續(xù)步驟，以避免低于timing?slack閾值的寄存器執(zhí)行后續(xù)步驟以降低能耗。

本發(fā)明的優(yōu)點(diǎn)在于：不需要將某個(gè)時(shí)鐘使能信號(hào)驅(qū)動(dòng)的所有寄存器都進(jìn)行轉(zhuǎn)換。在信號(hào)所驅(qū)動(dòng)的寄存器中已滿(mǎn)足約束的不進(jìn)行轉(zhuǎn)換，減少全部轉(zhuǎn)換為組合邏輯對(duì)性能帶來(lái)的負(fù)面影響，有效的提高電路的工作頻率；在引入組合邏輯之時(shí)，避開(kāi)處于關(guān)鍵路徑上的寄存器，在增加邏輯級(jí)數(shù)的情況下，減少了對(duì)電路性能的負(fù)面影響。

附圖說(shuō)明

為了更清楚說(shuō)明本發(fā)明實(shí)施例的技術(shù)方案，下面將對(duì)實(shí)施例描述中所需使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為一種通過(guò)部分映射時(shí)鐘使能信號(hào)來(lái)改善布局完成率的方法流程圖；

圖2為常規(guī)的寄存器；

圖3為本發(fā)明實(shí)施例中數(shù)據(jù)選擇器和寄存器組成的多路選擇器。

具體實(shí)施方式