[發明專利]集成半導體裝置

在審

• 申請號: 201811295405.7
• 申請日: 2018-11-01
• 公開（公告）號: CN109860170A
• 公開（公告）日: 2019-06-07
• 發明（設計）人: 彭成毅;呂俊頡;蕭孟軒;葉凌彥;卡羅司·迪亞茲;李東穎
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L27/06
• 分類號: H01L27/06;H01L21/822
• 代理公司: 北京律誠同業知識產權代理有限公司 11006
• 代理人: 徐金國

集成半導體裝置包含第一半導體裝置、層間介電層以及第二半導體裝置。第一半導體裝置具有第一晶體管結構。層間介電層是在第一半導體裝置上。層間介電層的厚度實質為10nm至100nm。第二半導體裝置是在層間介電層上且具有作為第二晶體管結構的通道層的二維材料層。

技術領域

本揭露是關于一種集成半導體裝置，特別是關于一種具有二維材料層的集成半導體裝置。

背景技術

電子產業已經歷日益增長的電子裝置小型化及高速化需求。電子裝置的小型化及高速化可同時支持大量更復雜且精密的功能。因此，在半導體產業中，制作低成本、高效能和低功耗集成電路(Integrated Circuit，IC)的趨勢持續存在。這些目標大部分是通過縮小半導體集成電路尺寸(例如：最小特征尺寸)而達成，從而提高生產效率及降低相關成本。然而，集成電路在二維空間中可達成的密度存在物理限制。

半導體裝置的三維堆疊是用以解決上述問題，以進一步增加密度。構成三維堆疊集成電路或晶片的技術包含三維封裝、平行三維整合(parallel 3D integrateion)及單體三維集成電路(monolithic 3D IC)技術。在這些技術中，單體三維集成電路技術具有成本效益、小面積及高異相整合能力的優點。然而，單體三維集成電路技術的關鍵問題在于，在形成上層裝置的制程中的高熱預算(thermal budget)需求可能有害于下層裝置。

發明內容

本揭露的一態樣提供一種集成半導體裝置，其是包含第一半導體裝置、層間介電層以及第二半導體裝置。第一半導體裝置具有第一晶體管結構。層間介電層是在第一半導體裝置上。層間介電層的厚度實質為10nm至100nm。第二半導體裝置具有第二晶體管結構，且具有形成在層間介電層上的二維材料層，其是做為第二晶體管結構的通道層。

附圖說明

根據以下詳細說明并配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特征并不是按照比例繪示的。事實上，為了進行清楚討論，許多特征的尺寸可以經過任意縮放。

圖1是繪示根據本揭露一些實施例的集成半導體裝置的結構示意圖；

圖2A是繪示根據本揭露一些實施例的集成半導體裝置的立體視圖；

圖2B是繪示圖2A的集成半導體裝置沿著B1-B1’線的剖面視圖；

圖2C是繪示圖2A的集成半導體裝置沿著C1-C1’線的剖面視圖；

圖2D至圖2I是繪示根據本揭露一些實施例的形成圖2A的集成半導體裝置的各中間階段中沿著B1-B1’線的剖面視圖；

圖2J至圖2N是繪示根據本揭露一些實施例的形成圖2A的下部半導體裝置的各中間階段中沿著B1-B1’線的剖面視圖；

圖3A是繪示根據本揭露一些實施例的集成半導體裝置的立體視圖；

圖3B是繪示圖3A的集成半導體裝置沿著B2-B2’線的剖面視圖；

圖3C是繪示圖3A的集成半導體裝置沿著C2-C2’線的剖面視圖；

圖3D是繪示圖3A的集成半導體裝置的等效電路圖；

圖3E至圖3J是繪示根據本揭露一些實施例形成圖3A的另一集成半導體裝置的各中間階段中沿著B2-B2’線的剖面視圖。

具體實施方式

以下揭露提供許多不同實施例或例示，以實施發明的不同特征。以下敘述的成份和排列方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特征形成在第二特征之上或上方的描述包含第一特征和第二特征有直接接觸的實施例，也包含有其他特征形成在第一特征和第二特征之間，以致第一特征和第二特征沒有直接接觸的實施例。