[發明專利]半導體器件

在審

• 申請號: 201811292444.1
• 申請日: 2018-10-31
• 公開（公告）號: CN109841684A
• 公開（公告）日: 2019-06-04
• 發明（設計）人: 樸鐘撤
• 申請（專利權）人: 三星電子株式會社
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/423;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 范心田

提供了一種具有改善的可靠性的半導體器件及其制造方法。所述半導體器件包括：襯底；第一間隔物，在襯底上限定柵極溝槽；以及柵電極，在柵極溝槽中，其中，柵電極的與第一間隔物相鄰的上表面的高度在遠離第一間隔物的方向上增大。

相關申請的交叉引用

本申請要求于2017年11月28日在韓國知識產權局提交的韓國專利申請No.10-2017-0159980的優先權，其全部內容通過引用并入本文。

技術領域

本公開涉及一種半導體器件及其制造方法。

背景技術

作為用于增加半導體器件密度的縮放技術之一，已經提出了一種多柵極晶體管，通過在襯底上形成鰭形硅體并在硅體表面上形成柵極而獲得。

由于多柵極晶體管使用三維溝道，因此縮放可以很容易。此外，可以在不增加多柵極晶體管的柵極長度的情況下改善電流控制能力。此外，可以有效地抑制溝道區域的電位受漏極電壓影響的短溝道效應(SCE)。

同時，隨著半導體器件高度集成，半導體器件中產生的漏電流的影響逐漸增加。該漏電流導致半導體器件的可靠性降低。

發明內容

根據示例性實施例，本發明構思的各方面提供了一種具有改善的可靠性的半導體器件。

根據示例性實施例，本發明構思的各方面還提供了一種用于制造具有改善的可靠性的半導體器件的方法。

然而，本發明構思的各方面不限于這里闡述的那些方面。通過參考以下給出的本發明構思的詳細描述，本發明構思的上述和其它方面對于本發明構思所屬領域的普通技術人員將變得更加顯而易見。

根據本發明構思的各方面，提供了一種半導體器件，包括：襯底；第一間隔物，在襯底上限定柵極溝槽；以及柵電極，在柵極溝槽中；其中，柵電極的與第一間隔物相鄰的上表面的高度在遠離第一間隔物的方向上增大。

根據本發明構思的各方面，提供了一種半導體器件，包括：襯底；柵極結構，在襯底上；以及間隔物，在柵極結構的側壁上，其中，所述柵極結構包括相對于所述襯底的上表面的凸起上表面，并且間隔物包括相對于襯底的上表面的凹陷上表面。

根據本發明構思的各方面，提供了一種半導體器件，包括：襯底；柵極結構，在襯底上；以及間隔物，在柵極結構的側壁上，其中，間隔物的上表面在第一點處與柵極結構的側壁接觸，并且其中，間隔物的上表面的最下部分在與襯底的上表面垂直的方向上的高度低于第一點的在與襯底的上表面垂直的方向上的高度。

根據本發明構思的各方面，提供了一種半導體器件，包括：襯底，包括第一區域和第二區域；第一柵極結構，在襯底的第一區域上；第一間隔物，在第一柵極結構的側壁上；第二柵極結構，在襯底的第二區域上；以及第二間隔物，在第二柵極結構的側壁上，其中，第一間隔物的上表面在第一點處與第一柵極結構的側壁接觸，其中，第二間隔物的上表面在第二點處與第二柵極結構的側壁接觸，其中，在第一點處，第一間隔物的上表面和第一間隔物的側壁形成第一銳角，并且其中，在第二點處，第二間隔物的上表面和第二間隔物的側壁形成大于第一銳角的第二銳角。

根據本發明構思的各方面，提供了一種用于制造半導體器件的方法，該方法包括：在襯底上形成限定柵極溝槽的間隔物；在襯底上形成填充柵極溝槽的柵極結構；執行具有相對于柵極結構比間隔物更大的蝕刻速率的第一蝕刻工藝；以及在執行第一蝕刻工藝之后，執行具有相對于間隔物比柵極結構更大的蝕刻速率的第二蝕刻工藝。

附圖說明

通過參照附圖詳細描述本發明構思的示例實施例，本發明構思的以上和其他方面和特征將變得更顯而易見，在附圖中：

圖1是示出根據本發明構思的一些示例性實施例的半導體器件的布局圖。

圖2是沿著圖1的線A-A’截取的截面圖。