[發明專利]一種半導體單元接觸結構及其形成方法

在審

• 申請號: 201811289731.7
• 申請日: 2018-10-31
• 公開（公告）號: CN111129016A
• 公開（公告）日: 2020-05-08
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L27/108
• 分類號: H01L27/108;H01L21/8242
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 于寶慶;崔香丹

提供一種半導體單元接觸結構的形成方法及應用該方法形成的產品。形成方法包括：a.在待處理元件上沿待處理部形狀沉積一層多晶硅，形成多晶硅沉積層；b.在多晶硅層表面上沉積一層氧化硅，形成氧化硅隔離層；c.在氧化硅層表面繼續沉積多晶硅，形成多晶硅覆蓋層；d.刻蝕多晶硅覆蓋層和部分氧化硅隔離層；e.過度刻蝕部分多晶硅沉積層以暴露單元接觸的接觸部。通過在多晶硅層中沉積一層氧化硅，利用氧化硅電阻較高于多晶硅的性質降低單元接觸的漏電機制。

技術領域

本發明涉及半導體存儲器制造工藝。特別涉及單元接觸的制造工藝。

背景技術

在半導體器件，特別是DRAM器件中，對于單元接觸的結構的形成，現有技術中通常是先依次分別淀積一層厚的高濃度多晶硅和低濃度多晶硅，接著對多晶硅進行干法刻蝕。然后再沉積一層氮化硅，接著刻蝕氮化硅和多晶硅。然而，由于多晶硅和氮化硅刻蝕速率差異，在干法刻蝕過程中會對多晶硅表面造成較多缺陷。此外，過度刻蝕也會刻蝕隔離區附近硅，造成缺陷。干法刻蝕時易造成多晶硅側面與底部缺陷，此類型缺陷會形成漏電路徑，造成電荷儲存漏電，對器件性能造成不利影響。

發明內容

本發明通過改善單元接觸的形成工藝來保護多晶硅及淺溝道隔離槽(STI，Shallow Trench Isolation)附近硅，以減少多晶硅及STI附近硅的表面缺陷，從而最終減少單元接觸缺陷，改善器件性能。

本發明提供一種半導體單元接觸的形成方法，包括：a.在待處理元件上沿待處理部形狀沉積一層多晶硅，形成多晶硅沉積層；b.在多晶硅層表面上沉積一層氧化硅，形成氧化硅隔離層；c.在氧化硅層表面繼續沉積多晶硅，形成多晶硅覆蓋層；d.刻蝕多晶硅覆蓋層和部分氧化硅隔離層；e.過度刻蝕部分多晶硅沉積層以暴露單元接觸的接觸部。

進一步的，本發明的半導體單元接觸的形成方法還包括：提供一待形成單元接觸的襯底，襯底具有由淺溝道隔離槽形成的隔離區以及由隔離區界定出的多個有源區。在襯底中形成有與相應的有源區相交的多個字線溝槽以及在埋置于字線溝槽中的字線結構。在襯底上還形成有與相應的有源區相交的多個位線結構，所述位線結構與所述襯底的兩個相鄰所述字線結構之間的部分電連接。兩相鄰的所述位線結構之間形成開口。待處理元件為襯底；待處理部為開口；接觸部為開口中凹陷的部分；步驟a為沿開口的形狀沉積一層多晶硅，形成貼合開口形狀的多晶硅沉積層。

進一步的，本發明的半導體單元接觸的形成方法的步驟d為刻蝕多晶硅覆蓋層及氧化硅隔離層，去除多晶硅覆蓋層及字線結構頂端的氧化硅隔離層，暴露出開口中凹陷部分隔離區上方的多晶硅沉積層，并留下字線結構突出襯底表面的部分的側壁上多晶硅沉積層表面的氧化硅隔離層；

進一步的，本發明的半導體單元接觸的形成方法的步驟e為過度刻蝕字線結構頂端剩余的多晶硅沉積層及開口凹陷部分暴露出的隔離區上方的多晶硅沉積層；

進一步的，本發明的半導體單元接觸的形成方法還包括以下步驟：f.在刻蝕完成的開口中暴露出的隔離區上沉積氧化硅/氮化硅，形成完整的單元接觸。

在本發明的一些實施例中，半導體單元接觸為DRAM器件的單元接觸。

在本發明的一些實施例中，多晶硅沉積層的沉積速率為50nm/hr，多晶硅沉積層的厚度為150nm。

在本發明的一些實施例中，氧化硅隔離層的厚度為1.5nm，氧化硅隔離層采用ALD的沉積方法形成，控制反應進行6個反應循環。

在本發明的一些實施例中，多晶硅覆蓋層的沉積速率為50nm/hr，多晶硅覆蓋層的厚度為150nm。