[發明專利]一種基于ISERDES和并行FIR濾波的高速信號預處理方法

在審

• 申請號: 201811287171.1
• 申請日: 2018-10-31
• 公開（公告）號: CN109639277A
• 公開（公告）日: 2019-04-16
• 發明（設計）人: 史秀花;劉慶波;郭冬梅;李敏;李芬;衛恒;王樹文
• 申請（專利權）人: 上海無線電設備研究所
• 主分類號: H03M1/12
• 分類號: H03M1/12;H03M9/00;H03H17/02
• 代理公司: 上海元好知識產權代理有限公司 31323
• 代理人: 張妍;劉琰

1.一種基于ISERDES和并行FIR濾波的高速信號預處理方法，其特征在于，包含以下步驟：

S1、對高速ADC輸出的采樣率為f_s的數據進行ISERDES串轉并處理，轉換為L路采樣率均為f_s/L的低速信號，進入S2；

S2、將L路低速信號進行并行正交變換，每一路低速信號均處理為包含I、Q分量的零中頻信號，進入S3；

S3、應用并行FIR濾波方法對S2生成的零中頻信號進行濾波，將其中的鏡頻分量濾除，進入S4；

S4、將并行FIR濾波后的信號進行同相合成相加，得到L路采樣率均為f_s/L的基帶信號。

2.如權利要求1所述的一種基于ISERDES和并行FIR濾波的高速信號預處理方法，其特征在于，所述的步驟S1中：

利用FPGA內部ISERDES資源對ADC高速采樣信號進行串并轉換，ISERDES的輸入信號可以為串行DDR信號或者串行SDR信號，在串并轉換過程中ISERDES需要兩個時鐘，一個為串行信號同步時鐘DCLK，在輸入信號為DDR信號時，時鐘頻率為采樣率f_s的一半即f_s/2，在輸入信號為SDR信號時，時鐘頻率等于采樣率f_s，另一個為串并轉換后并行信號的同步時鐘FCLK，時鐘頻率為采樣率的L分之一即f_s/L；

在ISERDES串并轉換的過程中，可以開啟ADC采樣的測試模式，用以驗證串并轉換后數據的有效性，如果出現串并轉換后數據與ADC實際輸出數據不符的情況，可以通過IODELAY邏輯資源對DCLK時鐘進行延時，記錄下來數據由無效進入有效時的延時節拍C₁，及數據由有效進入無效時的延時節拍C₂，最終將(C₁+C₂)/2值送入IODELAY的延時節拍接口；

串并轉換后第i路并行信號的數學表達式為

S_i(n)＝S(nL+i)

式中：S(n)為串行采樣信號，i＝0,1,...,L，L為串并轉換后的并行路數。

3.如權利要求1所述的基于ISERDES和并行FIR濾波的高速信號預處理方法，其特征在于，所述的步驟S2中，

假設采樣率為f_s串行信號的正交變換本振信號的同相分量和正交分量分別為

I(n)＝cos(2πf_L0n/f_s)

Q(n)＝sin(2πf_L0n/f_s)

則并行化后第i路并行信號的正交變換本振信號的同相分量和正交分量分別為

I_i(n)＝I(nL+i)

＝cos(2πf_L0(nL+i)/f_s)

Q_i(n)＝I(nL+i)

＝sin(2πf_L0(nL+i)/f_s)

式中：i＝0,1,...,L；

并行正交變換后第i路并行信號的同相分量X_I_i(n)與正交分量X_Q_i(n)分別為

X_I_i(n)＝S_i(n)*I_i(n)

X_Q_i(n)＝S_i(n)*Q_i(n)。