[發明專利]半導體結構及其形成方法

有效

• 申請號: 201811285759.3
• 申請日: 2018-10-31
• 公開（公告）號: CN111128880B
• 公開（公告）日: 2022-12-02
• 發明（設計）人: 周飛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/088
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

一種半導體結構及其形成方法，形成方法包括：提供基底，基底包括襯底、凸出于襯底上分立的鰭部以及橫跨鰭部的柵極結構，柵極結構覆蓋鰭部的部分頂壁和部分側壁；在柵極結構兩側的鰭部中形成源漏摻雜層；在源漏摻雜層上形成第一金屬硅化物層；在柵極結構和源漏摻雜層上覆蓋層間介質層；在層間介質層中形成開口，開口露出源漏摻雜層的側壁以及位于源漏摻雜層上的第一金屬硅化物層；在開口中形成與源漏摻雜層側壁和第一金屬硅化物層相接觸的接觸孔插塞。本發明實施例，在形成開口的過程中，第一金屬硅化物層的被刻蝕速率小于層間介質層的被刻蝕速率，在干法刻蝕去除層間介質層時，不會對源漏摻雜層造成損傷。

技術領域

本發明涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，為了適應更小的特征尺寸，金屬-氧化物-半導體場效應晶體管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結構對溝道的控制能力隨之變差，柵極電壓夾斷(pinch off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold leakage)現象，即所謂的短溝道效應(Short Channel Effects，SCE)更容易發生。

因此，為了減小短溝道效應的影響，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管(FinFET)。FinFET中，柵極結構至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極結構對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，優化半導體結構的電學性能。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底包括襯底、凸出于所述襯底上分立的鰭部以及橫跨所述鰭部的柵極結構，所述柵極結構覆蓋所述鰭部的部分頂壁和部分側壁；在所述柵極結構兩側的鰭部中形成源漏摻雜層；在所述源漏摻雜層上形成第一金屬硅化物層；在所述柵極結構和源漏摻雜層上覆蓋層間介質層；在所述層間介質層中形成開口，所述開口露出所述源漏摻雜層的側壁以及位于所述源漏摻雜層上的第一金屬硅化物層；在所述開口中形成與所述源漏摻雜層側壁和第一金屬硅化物層相接觸的接觸孔插塞。

可選的，在所述源漏摻雜層上形成第一金屬硅化物層的步驟包括：采用自對準金屬硅化物工藝形成所述第一金屬硅化物層。

可選的，在所述開口中形成與所述源漏摻雜層側壁和第一金屬硅化物層相接觸的接觸孔插塞的步驟包括：形成保形覆蓋所述源漏摻雜層側壁以及所述第一金屬硅化物層的第二金屬硅化物層；在形成所述第二金屬硅化物層之后，在所述開口中填充金屬層，形成接觸孔插塞。

可選的，所述第二金屬硅化物層的材料為鈦硅化合物、鈷硅化合物或鎳硅化合物，所述金屬層的材料為鎢。

可選的，所述第一金屬硅化物層的材料為鈦硅化合物、鈷硅化合物或鎳硅化合物。

可選的，所述第一金屬硅化物層的厚度為3納米至6納米。

可選的，在所述柵極結構兩側的鰭部中形成源漏摻雜層的步驟包括：在所述柵極結構兩側的部分鰭部側壁上形成側墻層；刻蝕所述側墻層間的部分鰭部，形成凹槽；在所述凹槽中形成所述源漏摻雜層。

可選的，在所述柵極結構兩側的部分鰭部側壁上形成側墻層的步驟包括：所述側墻層的厚度為5納米至15納米。

可選的，所述側墻層的材料為氮化硅。