[發(fā)明專利]基于FPGA的人臉識(shí)別數(shù)據(jù)處理裝置及處理方法

有效

• 申請?zhí)枺?/td>: 201811282273.4
• 申請日: 2018-10-31
• 公開（公告）號(hào): CN109446996B
• 公開（公告）日: 2021-01-22
• 發(fā)明（設(shè)計(jì)）人: 王付生;王棟
• 申請（專利權(quán)）人: 智慧眼科技股份有限公司
• 主分類號(hào): G06K9/00
• 分類號(hào): G06K9/00;G06N3/04
• 代理公司: 長沙智嶸專利代理事務(wù)所(普通合伙) 43211
• 代理人: 劉宏

本發(fā)明公開了一種基于FPGA的人臉識(shí)別數(shù)據(jù)處理裝置，包括第一存儲(chǔ)器，用于存儲(chǔ)人臉數(shù)據(jù)；第二存儲(chǔ)器，用于存儲(chǔ)卷積模板數(shù)據(jù)；FPGA芯片，用于從第一存儲(chǔ)器和第二存儲(chǔ)器中讀取數(shù)據(jù)并進(jìn)行深度學(xué)習(xí)從而提取人臉特征值；處理器，用于將提取出的人臉特征值與人臉數(shù)據(jù)庫進(jìn)行比對(duì)以完成人臉識(shí)別的處理器；FPGA芯片搭載有卷積神經(jīng)網(wǎng)絡(luò)模型，用于對(duì)讀取的數(shù)據(jù)進(jìn)行運(yùn)算，并將運(yùn)算后的中間計(jì)算結(jié)果存儲(chǔ)至第一存儲(chǔ)器中。本發(fā)明通過設(shè)計(jì)兩路外部存儲(chǔ)器，一路存儲(chǔ)人臉數(shù)據(jù)，另一路存儲(chǔ)卷積模板數(shù)據(jù)，提高了人臉數(shù)據(jù)和卷積模板讀取的速度，縮短了卷積計(jì)算的時(shí)間，進(jìn)一步提高了人臉識(shí)別的速率。本發(fā)明還提供一種基于FPGA的人臉識(shí)別數(shù)據(jù)處理方法。

技術(shù)領(lǐng)域

本發(fā)明涉及深度學(xué)習(xí)、卷積技術(shù)領(lǐng)域，特別地，涉及一種基于FPGA的人臉識(shí)別數(shù)據(jù)處理裝置及方法。此外，本發(fā)明還涉及一種包括上述基于FPGA的人臉識(shí)別數(shù)據(jù)處理裝置的處理方法。

背景技術(shù)

隨著深度學(xué)習(xí)方法的應(yīng)用，基于神經(jīng)網(wǎng)絡(luò)的人臉識(shí)別技術(shù)的識(shí)別率已經(jīng)得到質(zhì)的提升，目前該項(xiàng)技術(shù)已經(jīng)應(yīng)用到安防、金融、社保、教育等各個(gè)領(lǐng)域。基于神經(jīng)網(wǎng)絡(luò)人臉識(shí)別技術(shù)由于需要大量的乘加運(yùn)算，所以需要CPU、GPU、AISC等硬件芯片的支持，CPU不適合用于大量乘加運(yùn)算，效率最低，專有AISC雖然性能高、功耗低但靈活性也低，不適合技術(shù)加速迭代的神經(jīng)網(wǎng)絡(luò)技術(shù)上應(yīng)用。目前一般采用GPU實(shí)現(xiàn)硬件加速，但是GPU板卡本身周圍器件多，體積大、功耗大，不適宜應(yīng)用在終端設(shè)備方面，而在服務(wù)器級(jí)方面也需要有CPU的芯片配合應(yīng)用。

發(fā)明內(nèi)容

本發(fā)明提供了一種基于FPGA的人臉識(shí)別數(shù)據(jù)處理裝置及數(shù)據(jù)處理方法，以解決現(xiàn)有的人臉識(shí)別效率低、靈活性能低并且需要的周圍器件多、體積大的技術(shù)問題。

本發(fā)明采用的技術(shù)方案如下：

一種基于FPGA的人臉識(shí)別數(shù)據(jù)處理裝置，包括：第一存儲(chǔ)器，用于存儲(chǔ)人臉數(shù)據(jù)；第二存儲(chǔ)器，用于存儲(chǔ)卷積模板數(shù)據(jù)；FPGA芯片，用于分別從第一存儲(chǔ)器和第二存儲(chǔ)器中讀取數(shù)據(jù)并進(jìn)行深度學(xué)習(xí)從而提取人臉特征值；處理器，與FPGA芯片連接，用于將提取出的人臉特征值與預(yù)存的人臉數(shù)據(jù)庫進(jìn)行比對(duì)以完成人臉識(shí)別；FPGA芯片搭載有卷積神經(jīng)網(wǎng)絡(luò)模型，用于對(duì)讀取的數(shù)據(jù)進(jìn)行運(yùn)算，并將運(yùn)算的中間計(jì)算結(jié)果存儲(chǔ)至第一存儲(chǔ)器中。

進(jìn)一步地，F(xiàn)PGA芯片包括：緩存輸入模塊、提頻模塊、計(jì)算模塊、降頻模塊及緩存輸出模塊；緩存輸入模塊用于緩存從第一存儲(chǔ)器讀取的人臉數(shù)據(jù)及從第二存儲(chǔ)器中讀取的卷積模板數(shù)據(jù)；提頻模塊用于將緩存輸入模塊存儲(chǔ)的數(shù)據(jù)輸入計(jì)算模塊，并提升輸入數(shù)據(jù)的時(shí)鐘頻率；計(jì)算模塊用于對(duì)提頻模塊輸入的數(shù)據(jù)進(jìn)行卷積和/或池化計(jì)算，并得到中間計(jì)算結(jié)果；降頻模塊用于輸出中間計(jì)算結(jié)果，并降低輸出數(shù)據(jù)的時(shí)鐘頻率；緩存輸出模塊用于緩存輸出的中間計(jì)算結(jié)果，并將中間計(jì)算結(jié)果緩存至第一存儲(chǔ)器。

進(jìn)一步地，緩存輸入模塊包括：第一緩存輸入單元、第二緩存輸入單元及第三緩存輸入單元；第一緩存單元和第二緩存單元為乒乓緩存結(jié)構(gòu)，用于交替讀取人臉數(shù)據(jù)；第三緩存輸入單元用于讀取卷積模板數(shù)據(jù)；緩存輸出模塊包括：第一緩存輸出單元和第二緩存輸出單元，第一緩存輸出單元和第二緩存輸出單元為乒乓存儲(chǔ)結(jié)構(gòu)，用于交替輸出中間計(jì)算結(jié)果。

進(jìn)一步地，提頻模塊包括：第一FIFO緩存器及第二FIFO緩存器，第一FIFO緩存器分別與第一緩存輸入單元和第二緩存輸入單元連接；第二FIFO緩存器與第三緩存輸入單元連接；降頻模塊包括：第三FIFO緩存器，第三緩存器分別與第一緩存輸出單元和第二緩存輸出單元連接。

進(jìn)一步地，F(xiàn)PGA芯片還包括控制模塊，控制模塊連接緩存輸入模塊及緩存輸出模塊，控制模塊用于控制卷積神經(jīng)網(wǎng)絡(luò)前M層的中間計(jì)算結(jié)果存儲(chǔ)至第一存儲(chǔ)器中，卷積神經(jīng)網(wǎng)絡(luò)后N層中間計(jì)算結(jié)果存儲(chǔ)至緩存輸入模塊。

根據(jù)本發(fā)明的另一方面，還提供了一種基于FPGA的人臉識(shí)別數(shù)據(jù)處理方法，運(yùn)用于上述權(quán)1至5任一項(xiàng)的數(shù)據(jù)處理裝置中，其特征在于，該方法包括以下步驟：