[發明專利]時鐘重定時電路

在審

• 申請號: 201811276382.5
• 申請日: 2018-10-30
• 公開（公告）號: CN109842412A
• 公開（公告）日: 2019-06-04
• 發明（設計）人: N.古普塔;B.奧德達拉
• 申請（專利權）人: 西部數據技術公司
• 主分類號: H03L7/18
• 分類號: H03L7/18;G11C7/22
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 邱軍

本文描述了時鐘重定時電路和操作時鐘重定時電路的方法。時鐘重定時電路基于輸入時鐘生成重定時時鐘。所述時鐘重定時電路可具有當所述輸入時鐘可用于所述時鐘重定時電路時的正常模式和響應于所述輸入時鐘不再存在而進入的保持模式。所述時鐘重定時電路響應于所述時鐘再次存在而恢復所述正常模式。在一個方面，所述保持模式為低電流模式。因此，當所述輸入時鐘不可用時，可在低電流模式中操作所述時鐘重定時電路。所述時鐘重定時電路可容忍所述輸入時鐘的丟失。所述時鐘重定時電路可響應于所述輸入時鐘再次可用而快速重新建立所述重定時時鐘。

背景技術

在電子領域中，時鐘是在兩個狀態之間振蕩的信號。時鐘在兩個電壓幅值之間振蕩是很常見的。時鐘可用來控制電子電路(諸如數字電路)中的活動。例如，時鐘可用于協調數據傳輸。然而，時鐘具有許多其他用途。

附圖說明

相同編號的元件是指不同圖中的共同部件。

圖1A為時鐘重定時電路的一個實施方案的圖示。

圖1B為具有重定時電路的存儲器系統的一個實施方案的圖示。

圖2為在正常模式和保持模式中操作重定時電路的過程的一個實施方案的流程圖。

圖3A和圖3B描述了可用于實現本文所述技術的存儲器系統的一個示例。

圖4為在初始化階段期間操作重定時電路的過程的一個實施方案的流程圖。

圖5為在保持模式期間操作重定時電路的過程的一個實施方案的流程圖。

圖6為在正常模式期間操作重定時電路的過程的一個實施方案的流程圖。

圖7為重定時電路的一個實施方案的圖示。

圖8為重定時電路的一個實施方案的圖示。

圖9為圖8的重定時電路中的信號的一個實施方案的時序圖。

圖10為在輸入時鐘不再存在之后繼續生成并使用重定時時鐘的過程的一個實施方案的流程圖。

圖11為具有帶有重定時電路的有源多路復用器的存儲器系統的一個實施方案的框圖。

具體實施方式

本文描述了時鐘重定時電路和操作時鐘重定時電路的方法。時鐘重定時電路的一個實施方案基于輸入時鐘的頻率生成了重定時時鐘。有時輸入時鐘可能不可用于時鐘重定時電路。時鐘丟失的一個可能原因是當時沒有傳輸數據。注意，輸入時鐘可為數據選通信號。時鐘重定時電路的一個實施方案具有當輸入時鐘可用于時鐘重定時電路時的正常模式和響應于輸入時鐘不再存在而進入的保持模式。時鐘重定時電路響應于時鐘再次存在而恢復正常模式。在一個實施方案中，保持模式為低電流模式。因此，當輸入時鐘不可用時，可在低電流模式中操作時鐘重定時電路。時鐘重定時電路的一個實施方案容忍輸入時鐘的丟失。時鐘重定時電路可響應于輸入時鐘再次可用而快速重新建立重定時時鐘。在一個實施方案中，時鐘重定時電路在輸入時鐘的數十個時鐘周期內重新建立重定時時鐘。

圖1A為時鐘重定時電路50(或更簡單地稱為“重定時電路”)的一個實施方案的圖示。重定時電路50包括自時鐘生成電路52、頻率倍增電路54、模式和校準電路56，以及存儲裝置58。注意，存儲裝置58可為易失性存儲裝置或非易失性存儲裝置。一般來講，存儲裝置58可為任何非臨時性存儲裝置。一般來講，重定時電路50接收輸入時鐘并生成重定時時鐘。重定時時鐘與輸入時鐘具有某種期望的關系。例如，重定時時鐘可具有與輸入時鐘相同的頻率。但是不需要具有相同精確的頻率。在一個實施方案中，重定時時鐘的頻率略高于輸入時鐘。例如，重定時時鐘的頻率可比輸入時鐘的頻率高百分之5至百分之10。還要注意，根據輸入時鐘，重定時電路的一個實施方案產生多個重定時時鐘。例如，重定時電路的一個實施方案產生兩個具有相同頻率但彼此之間具有90度相位差的重定時時鐘。重定時電路的一個實施方案產生兩個具有不同頻率的重定時時鐘。例如，一個重定時時鐘的頻率可為另一個重定時時鐘的一半。