[發明專利]存儲器元件及其制造方法

有效

• 申請號: 201811264838.6
• 申請日: 2018-10-26
• 公開（公告）號: CN110896078B
• 公開（公告）日: 2022-08-12
• 發明（設計）人: 吳冠緯;張耀文;楊怡箴
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/11556
• 分類號: H01L27/11556;H01L27/11524;H01L27/11582;H01L27/1157;H01L27/115
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 任巖

本發明公開了一種存儲器元件，包括一雙晶體管存儲單元陣列，雙晶體管存儲單元陣列中的雙晶體管存儲單元包括一垂直式選擇晶體管與一垂直式數據儲存晶體管。雙晶體管存儲單元陣列包括多個導線疊層，一導線疊層包括一選擇柵極線與一字線，字線相鄰于選擇柵極線。存儲器元件包括一垂直通道線的陣列、柵極介電質結構、電荷儲存結構與位線，垂直通道線的陣列穿過導線至一參考線，柵極介電質結構環繞在垂直通道線與選擇柵極線的陣列中的垂直式選擇晶體管的通道區的垂直通道線，電荷儲存結構環繞在垂直通道線與字線的陣列中的垂直式數據儲存晶體管的通道區的垂直通道線，位線通過垂直通道線的上端耦接至垂直通道線。

技術領域

本發明屬于半導體器件技術領域，涉及一種高密度存儲器元件及其制造方法，且特別是有關于一種具有環繞式柵極(gate-all-around，GAA)結構的垂直式通道存儲器元件。

背景技術

由于集成電路中的裝置的關鍵尺寸縮小至通用存儲單元技術領域(commonmemory cell technologies)的界線，設計師一直尋找更小的存儲單元尺寸與可在低偏壓下進行操作的制造存儲單元的技術。舉例而言，低成本90納米閃存可具有0.5184平方微米(μm²)的存儲單元尺寸，低成本55納米閃存可具有0.2117平方微米的存儲單元尺寸，高效能55納米閃存可具有約0.088平方微米的存儲單元尺寸。

需要提供一種具有更小的存儲單元尺寸且可在較低偏壓下進行操作的三維集成電路存儲器結構。

發明內容

一垂直式通道存儲器元件包括一雙晶體管存儲單元陣列(array of two-transistor memory cells)，雙晶體管存儲單元陣列中的雙晶體管存儲單元(two-transistor memory cells)包括一垂直式選擇晶體管與一垂直式數據儲存晶體管(vertical data storage transistor)。雙晶體管存儲單元陣列包括通過一基板上的絕緣層所隔離的多個導線疊層，多個導線疊層中的一導線疊層包括一選擇柵極線與一字線，字線相鄰于選擇柵極線。

一垂直通道線的陣列(array of vertical channel lines)穿過多個導線疊層中的導線至一參考線。柵極介電質結構環繞在垂直通道線與選擇柵極線的陣列(array ofvertical channel lines and the select gate lines)中的垂直式選擇晶體管的通道區的垂直通道線。電荷儲存結構環繞在垂直通道線與字線的陣列(array of verticalchannel lines and the word lines)中的垂直式數據儲存晶體管的通道區的垂直通道線。覆蓋垂直通道線的陣列的多條位線通過垂直通道線的上端耦接至垂直通道線。

垂直通道線的下端連接至參考線以使電流流動(for current flow)。一參考線接觸(reference line contact)穿過導線至參考線，參考線接觸通過參考線電性耦接至垂直通道線的下端。一單一參考線接觸可通過參考線電性耦接至多條垂直通道線的下端。

一實施例中，雙晶體管存儲單元陣列可包括一組存儲單元，其以X行與Y列的存儲單元來排列。選擇柵極線與字線的每一個可環繞一組存儲單元中的多個存儲單元，多條位線可包括數目X乘以數目Y的多條位線，這些位線耦接至具有一組存儲單元中的多個存儲單元的各自的垂直通道線。