[發明專利]數據接口電路及存儲裝置

在審

• 申請號: 201811260394.9
• 申請日: 2018-10-26
• 公開（公告）號: CN111105826A
• 公開（公告）日: 2020-05-05
• 發明（設計）人: 范習安
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: G11C11/4096
• 分類號: G11C11/4096
• 代理公司: 北京律智知識產權代理有限公司 11438
• 代理人: 袁禮君;闞梓瑄

本公開提供了一種數據接口電路及存儲裝置，屬于存儲器技術領域。該數據接口電路包括至少一個數據焊盤、至少一個第一連接電路、時鐘焊盤、第二連接電路和至少一個鎖存器，其中，各第一連接電路與各數據焊盤一一對應；第一連接電路的輸入端連接對應的數據焊盤；第二連接電路輸入端與時鐘焊盤連接；各鎖存器與各第一連接電路一一對應；鎖存器的輸入端與對應的第一連接電路的輸出端連接，鎖存器的控制端與第二連接電路的輸出端連接；各第一連接電路的延遲時間在設定時間范圍內，且任一第一連接電路的路徑長度大于第二連接電路的路徑長度。該數據接口電路的具有較小的功耗。

技術領域

本公開涉及存儲器技術領域，尤其涉及一種數據接口電路及存儲裝置。

背景技術

在當今的存儲器電路設計中，例如在DDR4(第四代雙倍速率同步動態隨機存儲器)DRAM(動態隨機存取存儲器)的電路設計中，數據焊盤和時鐘焊盤通常設置在同一排。時鐘焊盤上的時鐘信號通過時鐘路徑傳輸到鎖存器(Latch)的控制端，數據焊盤的數據信號通過數據路徑傳輸到鎖存器的輸入端，如此數據信號被時鐘信號鎖存在鎖存器中并保持輸出結果。

在現有技術中，鎖存器在位置上與各個數據焊盤一一對應設置，其距離數據焊盤很近而遠離時鐘焊盤。然而，時鐘路徑由于傳輸的是高頻的時鐘信號，其功耗大，導致存儲器的功耗增大。限制了存儲器性能的提升。

所述背景技術部分公開的上述信息僅用于加強對本公開的背景的理解，因此它可以包括不構成對本領域普通技術人員已知的現有技術的信息。

發明內容

本公開的目的在于提供一種數據接口電路及存儲裝置，以降低數據接口電路的功耗。

為實現上述發明目的，本公開采用如下技術方案：

根據本公開的第一個方面，提供一種數據接口電路，包括：

至少一個數據焊盤；

至少一個第一連接電路，各所述第一連接電路與各所述數據焊盤一一對應；所述第一連接電路的輸入端連接對應的所述數據焊盤；

時鐘焊盤；

第二連接電路，輸入端與所述時鐘焊盤連接；

至少一個鎖存器，各所述鎖存器與各所述第一連接電路一一對應；所述鎖存器的輸入端與對應的所述第一連接電路的輸出端連接，所述鎖存器的控制端與所述第二連接電路的輸出端連接；

各所述第一連接電路的延遲時間在設定時間范圍內，且任一所述第一連接電路的路徑長度大于所述第二連接電路的路徑長度。

在本公開的一種示例性實施例中，任一所述第一連接電路包括：

第一引線，所述第一引線的輸入端連接所述數據焊盤，所述第一引線的輸出端連接所述鎖存器的輸入端；

虛擬連線，設置于所述第一引線的輸入端和輸出端之間，用于使所述第一連接電路的寄生電容和寄生電阻達到目標電容值和目標電阻值。

在本公開的一種示例性實施例中，所述虛擬連線的材料包括金屬或多晶硅。

在本公開的一種示例性實施例中，所述虛擬連線的材料與所述第一引線相同。

在本公開的一種示例性實施例中，所述虛擬連線包括矩形，所述矩形的一端連接于所述第一引線。

在本公開的一種示例性實施例中，至少一個所述第一連接電路包括多個所述虛擬連線。

在本公開的一種示例性實施例中，任一所述第一連接電路還包括：

第一緩沖器，設置于所述第一引線的輸入端和輸出端之間。

在本公開的一種示例性實施例中，所述第二連接電路包括：