[發明專利]半導體結構及其形成方法

有效

• 申請號: 201811254698.4
• 申請日: 2018-10-26
• 公開（公告）號: CN111106009B
• 公開（公告）日: 2023-09-12
• 發明（設計）人: 趙猛
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/423;H01L29/78
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

一種半導體結構及其形成方法，形成方法包括：提供基底，基底包括襯底、凸出于襯底上分立的鰭部以及橫跨鰭部的偽柵結構；在偽柵結構的側壁上形成第一側墻層；在偽柵結構兩側的鰭部中形成源漏摻雜層；形成覆蓋源漏摻雜層的介質層；在第一側墻層的頂端或底端處形成豎向長度小于第一側墻層的第二側墻層；去除偽柵結構；去除偽柵結構且形成第二側墻層后，在介質層內形成溝槽；形成填充溝槽的金屬柵極結構。本發明實施例，形成在溝槽中的金屬柵極結構呈T型或者倒T型結構，溝槽的空間小，相應的金屬柵極結構的體積小，降低了金屬柵極結構與源漏摻雜層以及后期形成的接觸孔插塞之間的電容耦合效應，進而使得半導體結構中的寄生電容變小。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，為了適應更小的特征尺寸，金屬-氧化物-半導體場效應晶體管(Metal-Oxide-Semiconductor?Field-Effect?Transistor，MOSFET)的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結構對溝道的控制能力隨之變差，柵極電壓夾斷(pinch?off)溝道的難度也越來越大，使得亞閾值漏電(subthreshold?leakage)現象，即所謂的短溝道效應(SCE：short-channel?effects)更容易發生。

因此，為了減小短溝道效應的影響，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管(FinFET)。FinFET中，柵極結構至少可以從兩側對超薄體(鰭部)進行控制，與平面MOSFET相比，柵極結構對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，來優化半導體結構的性能。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底包括襯底、凸出于所述襯底上分立的鰭部以及橫跨所述鰭部的偽柵結構，所述偽柵結構覆蓋所述鰭部的部分頂壁和部分側壁；在所述偽柵結構的側壁上形成第一側墻層；在所述偽柵結構兩側的所述鰭部中形成源漏摻雜層；形成覆蓋所述源漏摻雜層和第一側墻層側壁的介質層；在所述第一側墻層的頂端或底端處形成豎向長度小于所述第一側墻層的第二側墻層，且所述第二側墻層與所述介質層分別覆蓋所述第一側墻層相對的側壁；去除所述偽柵結構，在所述介質層內形成溝槽；在形成所述第二側墻層后，形成填充所述溝槽的金屬柵極結構，所述金屬柵極結構包括，位于相鄰第一側墻層之間的金屬柵極寬段，位于相鄰第二側墻層之間的金屬柵極窄段。

可選的，形成所述第二側墻層的步驟包括：所述第二側墻層的厚度為2至4納米。

可選的，形成所述第二側墻層的步驟包括：所述第二側墻層的豎向長度為所述第一側墻層豎向長度的三分之一至三分之二。

可選的，在所述第一側墻層上形成豎向長度小于所述第一側墻層的第二側墻層的步驟包括：所述第二側墻層的頂端與所述第一側墻層的頂端齊平。

可選的，形成所述第二側墻層和溝槽的步驟包括：刻蝕部分厚度的所述偽柵結構，形成剩余偽柵結構；在露出所述剩余偽柵結構的所述第一側墻層側壁以及剩余偽柵結構的表面上形成第二側墻材料層；去除所述剩余偽柵結構的表面上的第二側墻材料層，形成所述第二側墻層；去除剩余偽柵結構，形成所述溝槽。

可選的，形成所述第二側墻材料層的工藝為原子層沉積或者化學氣相沉積。

可選的，在所述第一側墻層上形成豎向長度小于所述第一側墻層的第二側墻層的步驟包括：所述第二側墻層的底端與所述第一側墻層的底端齊平。