[發明專利]可控硅靜電保護器件

有效

• 申請號: 201811253429.6
• 申請日: 2018-10-25
• 公開（公告）號: CN109411468B
• 公開（公告）日: 2020-06-30
• 發明（設計）人: 吳銘;陳卓俊;曾云;彭偉;吳志強
• 申請（專利權）人: 湖南大學
• 主分類號: H01L27/02
• 分類號: H01L27/02
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 何世磊

本發明提供一種可控硅靜電保護器件，包括襯底、埋氧層、N阱以及P阱，在N阱內設有第一P+注入區、第一多晶硅柵、第二P+注入區以及第四N+注入區，在P阱內設有第一N+注入區、第二多晶硅柵、第二N+注入區以及第四P+注入區，第三P+注入區與第三N+注入區跨接在N阱與P阱之間的交界處，第一P+注入區與陽極相連，第一N+注入區與陰極相連，第一P+注入區、第一多晶硅柵、第二P+注入區與N阱構成PMOS管，第一N+注入區、第二多晶硅柵、第二N+注入區與P阱構成NMOS管。本發明具有低觸發電壓、高維持電壓、結構簡單、易于集成以及魯棒性高等優點，適用于器件以及電路的靜電保護。

技術領域

本發明涉及集成電路靜電防護技術領域，特別是涉及一種可控硅靜電保護器件。

背景技術

隨著摩爾定律的發展，芯片的集成度不斷提高，功耗和性能都得到大幅度的改進。然而，當體硅技術發展到28nm以后，技術復雜度和制造成本大幅提高，全耗盡型絕緣體上硅(FDSOI)應運而生。在相同的技術節點下，FDSOI技術可有效縮減制造工序，降低芯片功耗，提高產品良率，而且具有較強的抗輻射性能。由于在價格、功耗和性能等方面的優勢，FDSOI在物聯網等應用中逐漸成為了主流的技術。

靜電放電(Electro Static Discharge,ESD)是集成電路失效的最主要原因。由于FDSOI具有全介質隔離的特點，當靜電轟擊器件時，靜電電流無法穿過埋氧層泄放到地端，因而FDSOI器件的靜電保護能力比體硅器件差很多。通常而言，通過P阱中注入N+雜質，以及N阱中注入P+雜質，利用橫向寄生PNP以及橫向寄生NPN結構，實現SCR路徑。

然而，FDSOI器件的體硅厚度很薄，N+注入區以及P+注入區都深入埋氧層表面，所形成的正反饋結構具有較小的電流放大倍數。傳統的FDSOI靜電保護器件的觸發點位于P阱與N阱的交界處，具有較高的觸發電壓，當觸發電壓超過器件的源漏擊穿電壓時，會造成器件燒毀，無法有效泄放電流。

發明內容

鑒于上述狀況，本發明的目的是為了解決現有的靜電保護器件，觸發電壓較高造成器件燒毀的問題。

本發明提出一種可控硅靜電保護器件，其中，包括襯底、設于所述襯底內的埋氧層、設于所述埋氧層內的N阱以及P阱，在所述N阱內設有第一P+注入區、第一多晶硅柵、第二P+注入區以及第四N+注入區，在所述P阱內設有第一N+注入區、第二多晶硅柵、第二N+注入區以及第四P+注入區，第三P+注入區與第三N+注入區跨接在所述N阱與所述P阱之間的交界處，所述第一P+注入區與陽極相連，所述第一N+注入區與陰極相連，所述第一P+注入區、所述第一多晶硅柵、所述第二P+注入區與所述N阱構成PMOS管，所述第一N+注入區、所述第二多晶硅柵、所述第二N+注入區與所述P阱構成NMOS管。

本發明提出的可控硅靜電保護器件，當陽極出現正向脈沖時，在N阱—P+注入區結和N+注入區—P阱結發生雪崩擊穿，產生的空穴向電位較低的陰極移動，電子向電位較高的陽極移動；同時，內嵌的NMOS管觸發，會向P阱注入空穴電流，有效提高P阱電位；內嵌的PMOS管觸發，會向N阱注入電子電流，從而有效降低N阱電位。由于提供了三條從陽極到陰極的電流泄放路徑，極大地增加了泄放電流強度，提高了二次失效電流，即能維持較好的ESD魯棒性。與常規的FDSOI可控硅器件結構相比，將NMOS管與PMOS管內嵌到SCR路徑上，從而提高其靜電釋放效率，同時增加多條SCR路徑，提高了電流泄放速度，且具有低觸發電壓、高維持電壓、易于集成以及魯棒性高等優點。

另外，本發明提出的可控硅靜電保護器件，還可以具有如下附加的技術特征：

所述可控硅靜電保護器件，其中，所述第一P+注入區、所述N阱以及所述第二P+注入區構成第一PNP型晶體管，所述N阱、所述第二P+注入區、所述第三P+注入區、所述第四P+注入區、所述P阱以及所述第一N+注入區構成第一NPN型晶體管。