[發明專利]具有片上互連的混合可編程眾核設備

在審

• 申請號: 201811237154.7
• 申請日: 2014-03-13
• 公開（公告）號: CN109634909A
• 公開（公告）日: 2019-04-16
• 發明（設計）人: M·D·赫頓;A·克里克利斯
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 酆迅;張曦

本發明提供了一種混合可編程邏輯設備，其包括可編程的現場可編程門陣列邏輯構造以及眾核分布式處理子系統。該設備在同一設備即同一芯片中集成了可編程邏輯元件的構造和處理器兩者?？删幊踢壿嬙梢员淮_定大小并且被布置，使得布局和布線工具能夠將處理器和邏輯元件作為同構布線構造來尋址。可編程邏輯元件可以向處理器提供硬件加速功能，這些硬件加速功能能夠在該設備被構造之后被定義。該設備可以包括調度電路，該調度電路能夠在邏輯構造中的水平和垂直連接器上調度數據的傳輸，以采用異步的方式在可編程邏輯元件與處理器之間傳輸數據。

本申請是申請日為2014年3月13日、申請號為201410092909.4、發明名稱為“具有片上互連的混合可編程眾核設備”的發明專利申請的分案申請。

技術領域

本發明涉及包含許多可編程處理器、專用功能模塊、以及可編程FPGA構造的混合可編程邏輯設備。本發明對于網絡和分組處理特別有用，盡管它可以在其他應用中使用。

背景技術

眾核(即多核)設備已經提供了一種提高設備性能而不引起提高時鐘速度的成本的方式。眾核設備可以包括用于硬件特定功能(諸如差錯控制編碼或者加密)的專用ASIC模塊。這些模塊通常被稱為硬件加速器。

發明內容

本發明提供一種混合可編程邏輯設備，其包括可編程現場可編程門陣列邏輯構造(例如，可編程邏輯元件)以及眾核分布式處理子系統(例如，眾核處理器)。注意，術語“混合”指的是在同一設備(即，同一芯片)中集成了可編程邏輯元件的構造和處理器兩者的設備。在所提供的架構中，可編程邏輯元件可以提供“后期綁定”的硬件加速功能，意思是被用來形成硬件加速功能的特定功能和邏輯架構能夠在該設備被構造之后被定義。例如，可編程邏輯元件可以經由在運行時對混合可編程邏輯設備編程的軟件，被分區或者分組為硬件加速器。還注意到，術語“設備”指的是本文中所描述的混合可編程邏輯設備的任何實施例或者實施例的組合。

在某些實施例中，處理器可以被集成到可編程邏輯構造中，而使得處理器的一個或多個物理尺寸(諸如寬度、長度或高度)是可編程邏輯元件的同一物理尺寸(即，對應的長度、寬度或高度)的倍數。這允許了具有不同尺寸的設備的有效率組裝，而使處理器與可編程邏輯元件或者其他邏輯模塊的比率不同。在某些實施例中，處理器可以是“硬化的”，意思是它們包括固定邏輯元件而不是可編程邏輯元件。這個特征提供了將強大的眾核處理器集成到可編程邏輯構造中。在某些實施例中，處理器可以被集成到該構造中而使得處理器被平鋪(tiled)在行或列中。注意，術語“被平鋪”指的是布置處理器使得它們交錯或者散布在可編程邏輯元件之中。例如，處理器可以與可編程邏輯元件一起被連續地布置在二維平面中，使得在連續的處理器之間沒有其他的可編程邏輯元件。處理器的這種平鋪可以允許用于在設備的處理器、可編程邏輯元件、以及I/O接口之間進行通信的互連網絡的有效率構造和供應。