[發明專利]一種延遲緩沖電路及非對稱時鐘網絡

有效

• 申請號: 201811230885.9
• 申請日: 2018-10-22
• 公開（公告）號: CN109257040B
• 公開（公告）日: 2020-12-29
• 發明（設計）人: 王元
• 申請（專利權）人: 上海安路信息科技有限公司
• 主分類號: H03K19/0175
• 分類號: H03K19/0175;H03K19/0185
• 代理公司: 上海一平知識產權代理有限公司 31266
• 代理人: 成春榮;須一平

1.一種延遲緩沖電路，其特征在于，包括：

第一CMOS反相器，所述第一CMOS反相器的輸入端與第一輸入端耦合；

第一可調緩沖器，所述第一可調緩沖器由柵極為第一延遲控制端的第一PMOS，源極與所述第一PMOS的漏極耦合的第二PMOS，漏極與所述第二PMOS的漏極耦合的第一NMOS，以及漏極與所述第一NMOS的漏極耦合的第二NMOS依次串聯組成，所述第二NMOS的柵極是第二延遲控制端，所述第二PMOS的柵極與所述第一NMOS的柵極的連接點是所述第一可調緩沖器的輸入端，所述第二PMOS的漏極與所述第一NMOS的漏極的連接點是所述第一可調緩沖器的輸出端；所述第一可調緩沖器用于阻止輸出反相器的輸入端信號的變化，進而增加緩沖延遲；

輸出反相器，所述輸出反相器的輸出端與所述第一可調緩沖器的輸入端耦合，所述輸出反相器的輸入端分別與所述第一CMOS反相器輸出端、所述第一可調緩沖器的輸出端耦合。

2.根據權利要求1所述的延遲緩沖電路，其特征在于，所述輸出反相器是CMOS反相器。

3.根據權利要求2所述的延遲緩沖電路，其特征在于，所述第一可調緩沖器工作時，所述第一和第二延遲控制端分別設置為低電平和高電平。

4.根據權利要求3所述的延遲緩沖電路，其特征在于，所述第一可調緩沖器為粗調緩沖器，所述延遲緩沖電路還包括細調緩沖器，所述細調緩沖器用于增加所述第一CMOS反相器的驅動能力來減少緩沖延遲。

5.根據權利要求4所述的延遲緩沖電路，其特征在于，所述細調緩沖器由第二可調緩沖器和第三可調緩沖器組成；其中，所述第二可調緩沖器輸出端、所述第三可調緩沖器的輸出端分別與第一CMOS反相器的輸出端耦合，所述第二可調緩沖器輸入端、所述第三可調緩沖器的輸入端分別與第一CMOS反相器的輸入端耦合。

6.根據權利要求5所述的延遲緩沖電路，其特征在于，所述第二可調緩沖器和第三可調緩沖器的組成結構與所述第一可調緩沖器相同。

7.根據權利要求6所述的延遲緩沖電路，其特征在于，所述細調緩沖器個數設置為2M，M為自然數，且M值越大，延遲調節精度越高。

8.一種非對稱時鐘網絡，其特征在于，包括非對稱時鐘網絡和可調延遲緩沖器，所述可調延遲緩沖器設置在所述非對稱時鐘網絡的各級水平節點和垂直節點處；所述可調延遲緩沖器包括權利要求1-7中任意一項所述的延遲緩沖電路。

9.根據權利要求8所述的時鐘網絡，其特征在于，所述時鐘網絡由上層二叉樹和下層魚骨型網絡結構構成。

10.根據權利要求9所述的時鐘網絡，其特征在于，所述時鐘網絡是FPGA內部多級非對稱時鐘網絡。