[發明專利]非揮發性存儲器結構及其制造方法

有效

• 申請號: 201811220344.8
• 申請日: 2018-10-19
• 公開（公告）號: CN111009529B
• 公開（公告）日: 2022-08-19
• 發明（設計）人: 王俊揚;廖宏魁;劉振強;何政宇
• 申請（專利權）人: 力晶積成電子制造股份有限公司
• 主分類號: H01L27/11568
• 分類號: H01L27/11568;H01L27/11582;H01L21/762
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 陳小雯

本發明公開一種非揮發性存儲器結構及其制造方法，其中該非揮發性存儲器結構的制造方法包括：在基底內形成瓶狀溝槽，其中所述瓶狀溝槽具有鄰接所述基底表面的頸部與連接所述頸部的瓶身部，所述頸部的寬度小于所述瓶身部的寬度；進行第一離子注入制作工藝，以于所述瓶身部的底部的所述基底內形成源極區；在所述瓶狀溝槽的內表面形成電荷存儲層；在所述瓶狀溝槽內形成瓶狀柵極；以及進行第二離子注入制作工藝，以于所述頸部旁的所述基底內形成漏極區。

技術領域

本發明涉及一種存儲器結構及其制造方法，且特別是涉及一種非揮發性存儲器結構及其制造方法。

背景技術

由于非揮發性存儲器(non-volatile memory)可進行多次數據的存入、讀取與抹除等操作，且具有當電源供應中斷時，所存儲的數據不會消失、數據存取時間短以及低消耗功率等優點，所以已成為個人計算機和電子設備所廣泛采用的一種存儲器。

然而，在存儲器元件的集成度不斷提升的情況下，短通道效應(short channeleffect)將嚴重影響元件的性能。因此，目前已研發3D存儲器元件，以避免上述短通道效應。

但是，在制備3D存儲器元件的過程中，容易在離子注入制作工藝期間在通道部分注入不必要的離子，進而導致通道的污染(contamination)，而影響后續形成的半導體元件的效能。

發明內容

本發明提供一種非揮發性存儲器結構及其制造方法，其可在避免短通道效應發生的同時避免通道污染并獲得較高的耦合比(coupling ratio)，進而提升存儲器元件的性能。

本發明的非揮發性存儲器結構的制造方法，包括于基底內形成瓶狀溝槽，其中瓶狀溝槽具有鄰接基底表面的頸部與連接頸部的瓶身部，頸部的寬度小于瓶身部的寬度，然后進行第一離子注入制作工藝，以于瓶身部的底部的基底內形成源極區，并于瓶狀溝槽的內表面形成電荷存儲層、在瓶狀溝槽內形成瓶狀柵極以及進行第二離子注入制作工藝，以于頸部旁的基底內形成漏極區。

在本發明的一實施例中，形成上述瓶狀溝槽的步驟包括于基底內形成頸部溝槽，再于頸部溝槽的側壁形成間隙壁(spacer)，并各向異性蝕刻頸部溝槽內的基底，以形成深溝槽，再利用各向同性蝕刻深溝槽內的基底，以形成瓶身部溝槽，之后移除間隙壁。

在本發明的一實施例中，上述的第一離子注入制作工藝與第二離子注入制作工藝包括N型離子注入制作工藝。

在本發明的一實施例中，形成上述電荷存儲層的步驟包括先于瓶狀溝槽的內表面共形地形成第一氧化層、在第一氧化層的表面形成氮化硅層，再于氮化硅層的表面形成第二氧化層。

在本發明的一實施例中，形成上述瓶狀柵極的步驟包括于基底上全面地沉積導體材料，并填入瓶狀溝槽內，再進行平坦化制作工藝，以去除瓶狀溝槽外的導體材料。

在本發明的一實施例中，上述的電荷存儲層還可形成于基底的表面，且進行上述平坦化制作工藝時，電荷存儲層可作為停止層(stop layer)。

在本發明的一實施例中，在上述平坦化制作工藝之后還可包括移除瓶狀溝槽以外的電荷存儲層。

在本發明的一實施例中，上述的頸部的寬度與上述瓶身部的寬度相差10nm以上。

本發明的非揮發性存儲器結構，包括：基底、瓶狀柵極、至少一源極區、至少一漏極區與電荷存儲層。瓶狀柵極設置于基底內，其中瓶狀柵極具有鄰接基底表面的頸部與連接頸部的瓶身部，頸部的寬度小于瓶身部的寬度。源極區位于瓶身部的底部的基底內，漏極區則位于頸部旁的基底內。電荷存儲層是位于瓶狀柵極與基底之間。

在本發明的另一實施例中，上述的頸部的寬度小于瓶身部的寬度10nm以上。

在本發明的另一實施例中，上述的電荷存儲層包括氧化硅/氮化硅/氧化硅(ONO)復合層。