[發(fā)明專利]基于FPGA的有源配電網(wǎng)實(shí)時(shí)仿真器輸出模塊設(shè)計(jì)方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201811218880.4
• 申請(qǐng)日: 2018-10-19
• 公開（公告）號(hào): CN109583013B
• 公開（公告）日: 2023-03-14
• 發(fā)明（設(shè)計(jì)）人: 王成山;金爍;李鵬;王智穎;富曉鵬
• 申請(qǐng)（專利權(quán)）人: 天津大學(xué)
• 主分類號(hào): G06F30/331
• 分類號(hào): G06F30/331;G06F30/34
• 代理公司: 天津市北洋有限責(zé)任專利代理事務(wù)所 12201
• 代理人: 杜文茹

1.一種基于FPGA的有源配電網(wǎng)實(shí)時(shí)仿真器輸出模塊設(shè)計(jì)方法，其特征在于，包括如下步驟：

1)在基于FPGA的有源配電網(wǎng)實(shí)時(shí)仿真器的上位機(jī)中，讀取待仿真的有源配電網(wǎng)元件基本參數(shù)，形成節(jié)點(diǎn)電導(dǎo)矩陣，設(shè)定實(shí)時(shí)仿真步長(zhǎng)Δt，并下載到FPGA中，設(shè)定要觀測(cè)的電氣系統(tǒng)測(cè)量量的數(shù)量n_e、控制系統(tǒng)測(cè)量量的數(shù)量n_c、以太網(wǎng)模塊可傳輸測(cè)量量的數(shù)量的最大值n_t，其中n_e、n_c和n_t均為自然數(shù)且滿足0≤n_e+n_c≤n_t，設(shè)置采樣計(jì)數(shù)器，設(shè)定輸出結(jié)果的采樣間隔N_s，其中N_a為正整數(shù)；

2)在基于FPGA有源配電網(wǎng)實(shí)時(shí)仿真器的FPGA開發(fā)板上，對(duì)有源配電網(wǎng)實(shí)時(shí)仿真器進(jìn)行全局復(fù)位操作，對(duì)采樣計(jì)數(shù)器清零，并完成對(duì)以太網(wǎng)物理層PHY芯片的初始化；

3)完成對(duì)以太網(wǎng)寄存器配置操作；

是通過(guò)給寄存器賦值的形式來(lái)設(shè)置以太網(wǎng)工作模式和工作參數(shù)，包括：設(shè)置為千兆模式、設(shè)置為全雙工模式、關(guān)閉自回環(huán)模式、設(shè)置本地MAC地址、設(shè)置最小幀間間隔字節(jié)數(shù)、設(shè)置最大幀長(zhǎng)度字節(jié)數(shù)、設(shè)置MAC層緩存上溢下溢閾值、設(shè)置通過(guò)數(shù)據(jù)管理輸入輸出接口對(duì)以太網(wǎng)物理層PHY芯片管理的寄存器地址；

以太網(wǎng)寄存器配置過(guò)程是由有限狀態(tài)機(jī)控制通過(guò)Avalon寄存器映射接口實(shí)現(xiàn)的，Avalon-MM接口包括時(shí)鐘信號(hào)reg_clk、地址信號(hào)reg_addr、寫使能信號(hào)reg_wr、讀使能信號(hào)reg_rd、寫數(shù)據(jù)信號(hào)reg_data_in、讀數(shù)據(jù)信號(hào)reg_data_out、等待請(qǐng)求信號(hào)reg_busy組成，在每一個(gè)狀態(tài)向地址信號(hào)reg_addr指向的寄存器寫入數(shù)據(jù)reg_data_in或讀取地址信號(hào)reg_addr指向的寄存器的數(shù)據(jù)reg_data_out判斷當(dāng)前配置情況，完成對(duì)當(dāng)前寄存器的寫或讀后即轉(zhuǎn)入下一狀態(tài)，直至寄存器配置完成，當(dāng)寄存器配置完成后，有限狀態(tài)機(jī)進(jìn)入以太網(wǎng)數(shù)據(jù)發(fā)送狀態(tài)等待以太網(wǎng)數(shù)據(jù)發(fā)送使能信號(hào)；

4)將以太網(wǎng)數(shù)據(jù)發(fā)送使能信號(hào)置位，并設(shè)置仿真時(shí)刻t＝0，啟動(dòng)實(shí)時(shí)仿真；

5)仿真時(shí)間向前推動(dòng)一個(gè)步長(zhǎng)，t＝t+Δt；

6)完成步驟5)所述步長(zhǎng)的仿真計(jì)算，得到要觀測(cè)的n_e個(gè)電氣系統(tǒng)測(cè)量量、n_c個(gè)控制系統(tǒng)測(cè)量量，采樣計(jì)數(shù)器數(shù)值加1；

7)判斷采樣計(jì)數(shù)器數(shù)值是否等于輸出結(jié)果的采樣間隔N_s，若相等則將采樣計(jì)數(shù)器清零并進(jìn)入下一步，否則跳轉(zhuǎn)至步驟11)；

8)將步驟6)所述的要觀測(cè)的n_e個(gè)電氣系統(tǒng)測(cè)量量、n_c個(gè)控制系統(tǒng)測(cè)量量，以及n_t-n_e-n_c個(gè)十六進(jìn)制數(shù)“00000000”依次存入數(shù)據(jù)緩存模塊中，將數(shù)據(jù)從數(shù)據(jù)緩存模塊中讀出；

9)將步驟8)中從數(shù)據(jù)緩存模塊讀出的數(shù)據(jù)封裝成以太網(wǎng)數(shù)據(jù)包；

10)將所述以太網(wǎng)數(shù)據(jù)包經(jīng)由FPGA以太網(wǎng)數(shù)據(jù)發(fā)送接口、基于FPGA有源配電網(wǎng)實(shí)時(shí)仿真器的FPGA開發(fā)板上的以太網(wǎng)物理層PHY芯片、網(wǎng)絡(luò)變壓器、RJ45連接器、雙絞線電纜發(fā)送給上位機(jī)PC，進(jìn)行對(duì)數(shù)據(jù)的處理和實(shí)時(shí)存儲(chǔ)顯示，完成發(fā)送后進(jìn)入下一步；

11)判斷物理時(shí)間是否達(dá)到仿真時(shí)間t，如達(dá)到仿真時(shí)間t，則進(jìn)入下一步，否則有源配電網(wǎng)實(shí)時(shí)仿真器待機(jī)至仿真時(shí)間t后，進(jìn)入下一步；

12)判斷仿真時(shí)間t是否達(dá)到設(shè)定的仿真終了時(shí)刻T，如達(dá)到設(shè)定的仿真終了時(shí)刻T，則仿真結(jié)束，否則返回步驟5)。