[發(fā)明專利]一種基于FPGA的數(shù)據(jù)串行傳輸控制系統(tǒng)及方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201811204038.5
• 申請(qǐng)日: 2018-10-16
• 公開（公告）號(hào): CN109446143B
• 公開（公告）日: 2021-05-25
• 發(fā)明（設(shè)計(jì)）人: 徐墨瀟;歐昌東
• 申請(qǐng)（專利權(quán)）人: 武漢精立電子技術(shù)有限公司
• 主分類號(hào): G06F13/42
• 分類號(hào): G06F13/42;G06F11/10
• 代理公司: 武漢東喻專利代理事務(wù)所(普通合伙) 42224
• 代理人: 李佑宏

本發(fā)明公開了一種基于FPGA的數(shù)據(jù)串行傳輸控制系統(tǒng)，用于兩個(gè)FPGA之間的數(shù)據(jù)傳輸和控制，其特征在于，所述控制系統(tǒng)包括依次連接的協(xié)議模塊、仲裁模塊和子功能模塊，子功能模塊用于對(duì)數(shù)據(jù)串行傳輸控制系統(tǒng)進(jìn)行數(shù)據(jù)傳輸功能配置；仲裁模塊通過擴(kuò)展接口與子功能模塊相連接，并根據(jù)仲裁協(xié)議的傳輸順序執(zhí)行接入仲裁模塊的子功能模塊的輸出數(shù)據(jù)，或?qū)膮f(xié)議模塊接收到的輸入數(shù)據(jù)分發(fā)到對(duì)應(yīng)的子功能模塊；協(xié)議模塊提供統(tǒng)一的數(shù)據(jù)收發(fā)協(xié)議。本發(fā)明技術(shù)方案針對(duì)現(xiàn)有技術(shù)中FPGA數(shù)據(jù)串行傳輸結(jié)構(gòu)復(fù)雜、傳輸協(xié)議混亂、擴(kuò)展性差的情況，通過將不同功能封裝成不同的子模塊，結(jié)合仲裁模塊和協(xié)議模塊，可以保證多種數(shù)據(jù)傳輸請(qǐng)求的有序、穩(wěn)定執(zhí)行。

技術(shù)領(lǐng)域

本發(fā)明屬于數(shù)據(jù)傳輸控制領(lǐng)域，具體涉及一種基于FPGA的數(shù)據(jù)串行傳輸控制系統(tǒng)及方法。

背景技術(shù)

FPGA(Field－Programmable Gate Array)，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。在AOI自動(dòng)光學(xué)檢測(cè)行業(yè)中，經(jīng)常會(huì)使用fpga做為相機(jī)的主控處理傳輸單元進(jìn)行數(shù)據(jù)傳輸。但是實(shí)際上，由于實(shí)際情況的多樣性，相機(jī)以及fpga的數(shù)量經(jīng)常會(huì)隨著需求進(jìn)行變化，再加上數(shù)據(jù)量與日俱增，并行傳輸?shù)姆€(wěn)定性，速率遠(yuǎn)不能滿足需求，因此需要利用fpga進(jìn)行串行數(shù)據(jù)傳輸?shù)募軜?gòu)搭建。

傳統(tǒng)的FPGA在互聯(lián)時(shí)，通常是收發(fā)器互聯(lián)之后自建私有協(xié)議，不同的FPGA之間一般是通過GT收發(fā)器自建私有協(xié)議。但是這種自建私有協(xié)議的數(shù)據(jù)傳輸形式在實(shí)際的使用中還是存在諸多的問題。例如現(xiàn)有技術(shù)中，一般是采用xilinx transceiver直接使用的形式，采用8b10b帶charisk mask字符的非標(biāo)接口，作為數(shù)據(jù)流接口，不存在阻塞，握手，使用時(shí)難以理解和操控。。多l(xiāng)ane之間的數(shù)據(jù)同步(channel bonding)和接收與發(fā)送之間的時(shí)鐘修正(clock correction)需要手動(dòng)同步。又例如，傳輸過程采用沒有握手的數(shù)據(jù)信號(hào)的方式，如果沒有控制好傳輸?shù)拈g隔以及傳輸帶寬，如果前后級(jí)帶寬不匹配，很容易造成數(shù)據(jù)丟失。沒有錯(cuò)誤監(jiān)控機(jī)制，不能很好的定位問題。除此之外，在FPGA的傳輸協(xié)議上，各個(gè)鏈路層的協(xié)議沒有明確區(qū)分開，不同的功能性區(qū)域之間的信息交流常常處于混亂無(wú)序的狀態(tài)，缺乏有效的數(shù)據(jù)，最后導(dǎo)致在多種功能的耦合性過強(qiáng)的同時(shí)，又缺乏清楚的條理，最終導(dǎo)致FPGA的數(shù)據(jù)傳輸效率低下。進(jìn)一步地，在擴(kuò)展性方面，現(xiàn)有技術(shù)中，由于鏈路層各個(gè)功能的耦合性過強(qiáng)，在實(shí)現(xiàn)高度集成的同時(shí)，所帶來(lái)的問題就是任何一個(gè)功能的增加與裁剪，其過程都變得十分復(fù)雜。

因此，對(duì)于現(xiàn)有技術(shù)中的基于FPGA的數(shù)據(jù)傳輸，尤其是圖像數(shù)據(jù)的傳輸，還是存在很多的問題，主要集中在：物理層協(xié)議的不標(biāo)準(zhǔn)化，沒有使用通訊原理中的擾碼校驗(yàn)，以及時(shí)鐘修復(fù)功能，導(dǎo)致物理層的穩(wěn)定性較差；不同傳輸模塊的傳輸流量大小不同導(dǎo)致傳輸數(shù)據(jù)的丟失；模塊接口不具備臨時(shí)阻塞的功能，數(shù)據(jù)流只能持續(xù)輸送，不能暫停等待；各種傳輸控制功能不能明確區(qū)分，不同功能性模塊的耦合性過強(qiáng)，導(dǎo)致在進(jìn)行功能的增加和裁撤上具有一定的難度。

發(fā)明內(nèi)容

針對(duì)現(xiàn)有技術(shù)的以上缺陷或改進(jìn)需求，本發(fā)明提供了一種基于FPGA的數(shù)據(jù)串行傳輸控制系統(tǒng)及方法，至少可以部分解決上述問題。本發(fā)明技術(shù)方案針對(duì)現(xiàn)有技術(shù)中FPGA數(shù)據(jù)串行傳輸結(jié)構(gòu)復(fù)雜、傳輸協(xié)議混亂、擴(kuò)展性差的情況，通過將不同功能封裝成不同的子模塊，結(jié)合仲裁模塊和協(xié)議模塊，可以保證多種數(shù)據(jù)傳輸請(qǐng)求的有序、穩(wěn)定執(zhí)行。

為實(shí)現(xiàn)上述目的，按照本發(fā)明的一個(gè)方面，提供了一種基于FPGA的數(shù)據(jù)串行傳輸控制系統(tǒng)，用于對(duì)FPGA的數(shù)據(jù)串行傳輸進(jìn)行控制，其特征在于，所述控制系統(tǒng)包括依次連接的協(xié)議模塊、仲裁模塊和子功能模塊；其中，所述子功能模塊用于對(duì)數(shù)據(jù)串行傳輸控制系統(tǒng)進(jìn)行數(shù)據(jù)傳輸功能配置，每個(gè)子功能模塊優(yōu)選對(duì)應(yīng)FPGA的一種數(shù)據(jù)傳輸任務(wù)；

所述仲裁模塊通過擴(kuò)展接口與子功能模塊相連接，并根據(jù)仲裁協(xié)議的傳輸順序執(zhí)行接入仲裁模塊的子功能模塊的輸出數(shù)據(jù)，或?qū)膮f(xié)議模塊接收到的輸入數(shù)據(jù)分發(fā)到對(duì)應(yīng)的子功能模塊；