[發(fā)明專利]3D存儲器件的制造方法及3D存儲器件

有效

• 申請?zhí)枺?/td>: 201811201049.8
• 申請日: 2018-10-16
• 公開（公告）號: CN109449162B
• 公開（公告）日: 2021-02-12
• 發(fā)明（設(shè)計）人: 張若芳;王恩博;楊號號;楊永剛;宋冬門
• 申請（專利權(quán)）人: 長江存儲科技有限責(zé)任公司
• 主分類號: H01L27/1157
• 分類號: H01L27/1157;H01L27/11582
• 代理公司: 北京成創(chuàng)同維知識產(chǎn)權(quán)代理有限公司 11449
• 代理人: 范芳茗;李向英

本申請公開了一種3D存儲器件的制造方法及3D存儲器件。3D存儲器件的制造方法包括：在襯底上方形成柵疊層結(jié)構(gòu)；形成貫穿所述柵疊層結(jié)構(gòu)的多個溝道柱，在所述多個溝道柱底部包括外延層，延伸至所述襯底；在所述多個溝道柱側(cè)壁形成ONOPO結(jié)構(gòu)；以及去除位于所述外延層上方的所述ONOPO結(jié)構(gòu)，以暴露所述外延層的至少部分上表面，其中，去除位于所述外延層上方的所述ONOPO結(jié)構(gòu)的步驟是分步進行的。該3D存儲器件的制造方法采用分步驟蝕刻ONOPO結(jié)構(gòu)的方法，可以方便地控制溝道柱底部的外延層表面的凹陷區(qū)的蝕刻深度，降低了控制蝕刻深度的工藝難度，避免因為底蝕刻或過蝕刻而出現(xiàn)電路斷路的問題，從而提高3D存儲器件的良率和可靠性。

技術(shù)領(lǐng)域

本發(fā)明涉及存儲器技術(shù)，更具體地，涉及3D存儲器件的制造方法及3D存儲器件。

背景技術(shù)

存儲器件的存儲密度的提高與半導(dǎo)體制造工藝的進步密切相關(guān)。隨著半導(dǎo)體制造工藝的特征尺寸越來越小，存儲器件的存儲密度越來越高。為了進一步提高存儲密度，已經(jīng)開發(fā)出三維結(jié)構(gòu)的存儲器件(即，3D存儲器件)。3D存儲器件包括沿著垂直方向堆疊的多個存儲單元，在單位面積的晶片上可以成倍地提高集成度，并且可以降低成本。

現(xiàn)有的3D存儲器件主要用作非易失性的閃存。兩種主要的非易失性閃存技術(shù)分別采用NAND和NOR結(jié)構(gòu)。與NOR存儲器件相比，NAND存儲器件中的讀取速度稍慢，但寫入速度快，擦除操作簡單，并且可以實現(xiàn)更小的存儲單元，從而達到更高的存儲密度。因此，采用NAND結(jié)構(gòu)的3D存儲器件獲得了廣泛的應(yīng)用。

現(xiàn)有技術(shù)中，在制造3D存儲器件時，在對溝道柱底部的ONOPO(氧化物-氮化物-氧化物-多晶硅-氧化物)結(jié)構(gòu)進行蝕刻時，往往采用單步驟的方法直接去除位于外延層表面的ONOPO結(jié)構(gòu)，由于溝道柱的變形或翹曲等原因，會導(dǎo)致多個位于溝道柱底部的外延層蝕刻深度不均勻的問題。并且，由于底蝕刻效應(yīng)(under etch defect)和過蝕刻(over etch)效應(yīng)，會導(dǎo)致部分溝道柱底部的外延層蝕刻不足或蝕刻過多，從而導(dǎo)致選擇柵極管與儲存晶體管之間或襯底的CMOS電路與柵極導(dǎo)體之間出現(xiàn)斷路，影響3D存儲器件的良率和可靠性。

期望進一步改進3D存儲器件的結(jié)構(gòu)及其制造方法，以控制外延層的蝕刻過程，從而提高3D存儲器件的良率和可靠性。

發(fā)明內(nèi)容

鑒于上述問題，本發(fā)明的目的在于提供一種3D存儲器件的制造方法及3D存儲器件，其中，在蝕刻位于溝道柱底部的ONOPO結(jié)構(gòu)時，采用分步蝕刻的方法，有利于控制溝道柱底部的外延層表面的凹陷區(qū)的蝕刻深度，從而提高3D存儲器件的良率和可靠性。

根據(jù)本發(fā)明的一方面，提供了一種3D存儲器件的制造方法，其特征在于，包括：在襯底上方形成柵疊層結(jié)構(gòu)，所述柵疊層結(jié)構(gòu)包括交替堆疊的多個柵極導(dǎo)體層和多個層間絕緣層；形成貫穿所述柵疊層結(jié)構(gòu)的多個溝道柱，在所述多個溝道柱底部包括外延層，所述外延層延伸至所述襯底；在所述多個溝道柱側(cè)壁依次形成阻擋介質(zhì)層、電荷存儲層、隧穿介質(zhì)層、多晶硅層和絕緣層；以及去除位于所述外延層上方的所述阻擋介質(zhì)層、電荷存儲層、隧穿介質(zhì)層、多晶硅層和絕緣層，以暴露所述外延層的至少部分上表面，其中，去除位于所述外延層上方的所述阻擋介質(zhì)層、電荷存儲層、隧穿介質(zhì)層、多晶硅層和絕緣層的步驟是分步進行的。

優(yōu)選地，去除位于所述外延層上方的所述阻擋介質(zhì)層、電荷存儲層、隧穿介質(zhì)層、多晶硅層和絕緣層的步驟包括：去除所述絕緣層的底部以形成第一開口；利用所述第一開口在所述多晶硅層的底部形成第二開口；以及經(jīng)所述第二開口去除位于所述外延層上方的所述阻擋介質(zhì)層、電荷存儲層和隧穿介質(zhì)層，并去除所述絕緣層的側(cè)壁。

優(yōu)選地，所述多晶硅層的厚度包括7至9納米；所述絕緣層的厚度包括3至5納米。

優(yōu)選地，形成所述第一開口的步驟包括：將所述多晶硅層作為停止層，采用沖壓的方法形成所述絕緣層的所述第一開口，并同時去除位于所述柵疊層結(jié)構(gòu)上表面之上的所述絕緣層。