[發明專利]半導體結構及其形成方法

有效

• 申請號: 201811191867.4
• 申請日: 2018-10-12
• 公開（公告）號: CN111048417B
• 公開（公告）日: 2023-09-12
• 發明（設計）人: 王楠;王穎倩
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/28;H01L29/423;H01L29/78
• 代理公司: 上海知錦知識產權代理事務所(特殊普通合伙) 31327
• 代理人: 高靜;李麗

一種半導體結構及其形成方法，形成方法包括：提供基底，基底包括襯底、凸立于襯底上分立的鰭部；形成橫跨鰭部的偽柵結構，偽柵結構包括第一偽柵層和位于第一偽柵層上的第二偽柵層，第一偽柵層的寬度從下往上漸寬，第二偽柵層的側壁與襯底頂面垂直；在偽柵結構兩側的鰭部中形成源漏摻雜層；在源漏摻雜層上形成介質層，介質層暴露出偽柵結構頂部；去除偽柵結構，在介質層內形成開口；形成填充滿開口的金屬柵極結構。本發明第一偽柵層側壁與鰭部頂壁的夾角小于90°，因此后續去除第一偽柵層時的工藝空間大，不容易殘留，在此基礎上，第二偽柵層的側壁與襯底頂面垂直，節省了鰭部頂面橫向的空間，有利于進一步縮小器件尺寸，優化了半導體結構的性能。

技術領域

本發明實施例涉及半導體制造領域，尤其涉及一種半導體結構及其形成方法。

背景技術

在半導體制造中，隨著超大規模集成電路的發展趨勢，集成電路特征尺寸持續減小，為了適應更小的特征尺寸，金屬-氧化物-半導體場效應晶體管（Metal-Oxide-Semiconductor?Field-Effect?Transistor，MOSFET）的溝道長度也相應不斷縮短。然而，隨著器件溝道長度的縮短，器件源極與漏極間的距離也隨之縮短，因此柵極結構對溝道的控制能力隨之變差，柵極電壓夾斷（pinch?off）溝道的難度也越來越大，使得亞閾值漏電（subthreshold?leakage）現象，即所謂的短溝道效應（SCE：short-channel?effects）更容易發生。

因此，為了減小短溝道效應的影響，半導體工藝逐漸開始從平面MOSFET向具有更高功效的三維立體式的晶體管過渡，如鰭式場效應晶體管（FinFET）。FinFET中，柵極結構至少可以從兩側對超薄體（鰭部）進行控制，與平面MOSFET相比，柵極結構對溝道的控制能力更強，能夠很好的抑制短溝道效應；且FinFET相對于其他器件，與現有集成電路制造具有更好的兼容性。

在FinFET器件中，先形成覆蓋所述鰭部部分頂壁和部分側壁的偽柵結構，所述偽柵結構為后續制程中形成金屬柵極結構占據空間，但形成的半導體結構的性能不佳。

發明內容

本發明實施例解決的問題是提供一種半導體結構及其形成方法，來優化半導體結構的性能。

為解決上述問題，本發明實施例提供一種半導體結構的形成方法，包括：提供基底，所述基底包括襯底、凸立于所述襯底上分立的鰭部；形成橫跨所述鰭部的偽柵結構，所述偽柵結構覆蓋所述鰭部的部分頂壁和部分側壁，所述偽柵結構包括第一偽柵層和位于所述第一偽柵層上的第二偽柵層，所述第一偽柵層的寬度從下往上漸寬，所述第二偽柵層的側壁與所述襯底頂面垂直；在所述偽柵結構兩側的所述鰭部中形成源漏摻雜層；在所述源漏摻雜層上形成介質層，所述介質層暴露出所述偽柵結構頂部；去除所述偽柵結構，在所述介質層內形成開口；形成填充滿所述開口的金屬柵極結構。

可選的，所述偽柵結構的形成步驟包括：形成覆蓋所述鰭部的第一偽柵材料層和位于所述第一偽柵材料層上的第二偽柵材料層；圖形化所述第一偽柵材料層和第二偽柵材料層，形成過渡第一偽柵層和位于所述過渡第一偽柵層上的第二偽柵層，所述過渡第一偽柵層的側壁與所述鰭部頂面垂直；采用濕法刻蝕工藝刻蝕所述過渡第一偽柵層的側壁，形成第一偽柵層。

可選的，所述第一偽柵層的材料為鍺化硅，所述第二偽柵層的材料為硅；所述濕法刻蝕工藝采用的刻蝕溶液為四甲基氫氧化銨溶液。

可選的，所述偽柵結構的形成步驟包括：形成覆蓋所述鰭部的第一偽柵材料層和位于所述第一偽柵材料層上的第二偽柵材料層；圖形化所述第二偽柵材料層，形成第二偽柵層；刻蝕所述第二偽柵層露出的所述第一偽柵材料層，形成第一偽柵層。

可選的，形成所述第一偽柵材料層的步驟包括：形成覆蓋所述鰭部的第一柵極膜；對所述第一柵極膜進行平坦化處理；回刻蝕部分厚度的所述第一柵極膜，使得剩余第一柵極膜頂部與鰭部頂壁齊平或者低于所述鰭部頂壁，形成第一偽柵材料層。