[發明專利]用于低功耗內核的乘除法器

有效

• 申請號: 201811187700.0
• 申請日: 2018-10-12
• 公開（公告）號: CN109388373B
• 公開（公告）日: 2023-03-14
• 發明（設計）人: 胡振波
• 申請（專利權）人: 芯來科技（武漢）有限公司
• 主分類號: G06F7/52
• 分類號: G06F7/52;G06F7/50
• 代理公司: 蘇州中合知識產權代理事務所(普通合伙) 32266
• 代理人: 趙曉芳

本發明公開了一種用于低功耗內核的乘除法器，包括：譯碼器，譯碼器用于將乘法指令譯碼成乘法操作、將除法指令譯碼成除法操作，還包括：運算邏輯電路，運算邏輯電路用于接收譯碼器傳輸來的乘法操作和除法操作，運算邏輯電路還用于接收外部傳輸來的操作數并根據指令計算得出乘法和/或除法的運算結果，運算邏輯電路包括：第一寄存器、第二寄存器和數據運算選擇單元，第一寄存器與數據運算選擇單元連接，第二寄存器與數據運算選擇單元連接，數據運算選擇單元用于對操作數進行運算，通過復用加法器和寄存器，使用同一套硬件資源完成乘法操作和除法操作，以達到使用同一套硬件資源完成乘法操作和除法操作，提高運算性能，節約面積減小功耗的目的。

技術領域

本發明涉及低功耗處理器運算技術領域，具體涉及一種用于低功耗內核的乘除法器。

背景技術

乘法與除法是常用的基本運算。

由于在實際應用中，乘法使用頻率大大高于除法，以及考慮到硬件實現的復雜度與性價比，在處理器內核實現時，會實現乘法器而不實現除法器。因此，乘法多由硬件乘法器完成，而除法器多由軟件庫指令來模擬完成。

但是一旦遇到除法運算，軟件庫指令來模擬完成除法運算，則需耗費數十至數百個指令周期，造成性能低下。而如果單獨設計除法器則又會耗費面積且由于除法器使用頻率不高而喪失性價比。

發明內容

為解決上述技術問題，本發明提出了一種用于低功耗內核的乘除法器，以達到使用同一套硬件資源完成乘法操作和除法操作，提高運算性能，節約面積減小功耗的目的。

為達到上述目的，本發明的技術方案如下：一種用于低功耗內核的乘除法器，所述乘除法器包括：譯碼器，所述譯碼器用于將乘法指令譯碼成乘法操作、將除法指令譯碼成除法操作，所述乘除法器還包括：運算邏輯電路，所述運算邏輯電路用于接收譯碼器傳輸來的乘法操作和除法操作，所述運算邏輯電路還用于接收外部傳輸來的操作數并根據指令計算得出乘法和/或除法的運算結果，所述運算邏輯電路包括：第一寄存器、第二寄存器和數據運算選擇單元，所述第一寄存器與數據運算選擇單元連接，所述第二寄存器與數據運算選擇單元連接，所述數據運算選擇單元用于對操作數進行運算。

進一步地，所述所述第一寄存器用于存儲被除數、乘數、積、商和余數，所述第二寄存器用于存儲除數和被乘數。

進一步地，所述數據運算選擇單元包括：算法電路、非門、第一數據選擇器、第二數據選擇器、第三數據選擇器、二輸入異或門和加法器，所述算法電路與加法器組成乘法運算電路，所述非門、第一數據選擇器和加法器組成除法運算電路，所述加法器用于乘法運算和除法運算，所述第二數據選擇器和第三數據選擇器用于實現加法器的復用。

進一步地，所述第一寄存器設置有三個輸出端，所述第一寄存器的三個輸出端分別與算法電路、第一數據選擇器和加法器連接，所述第一寄存器上與第一數據選擇器連接的輸出端還與第三數據選擇器連接；

所述第二寄存器設置有三個輸出端，所述第二寄存器的三個輸出端分別與算法電路、第一數據選擇器和二輸入異或門連接，所述第二寄存器與第一數據選擇器連接的電路分為兩路，其中一路上設置有非門，另一路直接與第一數據選擇器連接；

所述算法電路設置有兩個輸出端，所述算法電路的兩個輸出端分別與第二數據選擇器和第三數據選擇器連接；

所述第一數據選擇器的輸出端與第二數據選擇器連接；所述第二數據選擇器的輸出端與加法器連接，所述第三數據選擇器的輸出端與加法器連接；

所述加法器設置有兩個輸出端，所述加法器的兩個輸出端分別與第一寄存器和二輸入異或門連接；

所述二輸入異或門的輸出端與第一寄存器連接。

進一步地，所述算法電路中的算法為基4布思算法。

進一步地，所述第一寄存器的低三位存儲的數值用于判斷符號。