[發明專利]垂直通道結構與存儲元件

在審

• 申請號: 201811177534.6
• 申請日: 2018-10-10
• 公開（公告）號: CN110970445A
• 公開（公告）日: 2020-04-07
• 發明（設計）人: 郭仲儀;鄭俊民
• 申請（專利權）人: 旺宏電子股份有限公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L29/10;H01L29/792
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 張宇園

1.一種垂直通道結構，包括：

疊層結構，配置于基底上；以及

通道結構，配置于至少部分貫穿所述疊層結構的開口中，其中所述通道結構包括：

第一通道層，配置于所述開口的底部上；以及

第二通道層，位于所述第一通道層上，其中所述第一通道層的電阻值小于所述第二通道層的電阻值。

2.如權利要求1所述的垂直通道結構，其中所述疊層結構包括：

第一疊層結構，其中所述第一疊層結構包括：

底介電層，配置于所述基底上；

頂介電層，配置于所述底介電層上；以及

摻雜介電層，配置于所述頂介電層與所述底介電層之間，其中所述摻雜介電層的摻雜濃度大于所述頂介電層與所述底介電層的摻雜濃度；以及

第二疊層結構，配置于所述第一疊層結構上，其中所述第二疊層結構包括交替堆疊的多個導體層與多個介電層。

3.如權利要求2所述的垂直通道結構，其中所述開口包括：

第一開口，配置于所述第一疊層結構中；以及

第二開口，配置于所述第一開口上且與所述第一開口連通，其中所述第二開口的寬度大于所述第一開口的寬度。

4.如權利要求1所述的垂直通道結構，還包括：

介電柱，配置于所述開口中，其中所述通道結構包覆所述介電柱的底面與側壁；以及

電荷儲存層，配置于所述疊層結構與所述第二通道層之間。

5.如權利要求1所述的垂直通道結構，其中所述第一通道層的材料包括經摻雜的半導體材料，而所述第二通道層的材料包括未經摻雜的半導體材料。

6.如權利要求1所述的垂直通道結構，其中所述第一通道層與所述第二通道層的材料包括經摻雜的半導體材料，所述第一通道層的摻雜濃度大于所述第二通道層的摻雜濃度。

7.一種存儲元件，包括：

第一疊層結構，配置于基底上；

第二疊層結構，配置于所述第一疊層結構上，其中所述第二疊層結構包括交替堆疊的多個導體層與多個介電層；

通道結構，包括：

第一通道層，內埋于所述第一疊層結構中；以及

第二通道層，位于所述第一通道層上且內埋于所述第二疊層結構中，其中所述第一通道層的電阻值小于所述第二通道層的電阻值；以及

電荷儲存層，配置于所述第二疊層結構與所述第二通道層之間。

8.如權利要求7所述的存儲元件，其中所述第一疊層結構包括：

底介電層，配置于所述基底上；

頂介電層，配置于所述底介電層上；以及

摻雜介電層，配置于所述頂介電層與所述底介電層之間，其中所述摻雜介電層的摻雜濃度大于所述頂介電層與所述底介電層的摻雜濃度。

9.如權利要求8所述的存儲元件，其中所述第一通道層接觸所述摻雜介電層。

10.如權利要求9所述的存儲元件，其中所述第二通道層的厚度大于所述第一通道層的厚度。

11.一種存儲元件，包括：

第一疊層結構，配置于基底上；

第二疊層結構，配置于所述第一疊層結構上，其中所述第二疊層結構包括交替堆疊的多個導體層與多個介電層；

通道結構，包括：

第一通道層，內埋于所述第一疊層結構中且與所述基底接觸；以及

第二通道層，位于所述第一通道層上且內埋于所述第二疊層結構中，其中所述第一通道層的電阻值小于所述第二通道層的電阻值；以及

電荷儲存層，配置于所述第二疊層結構與所述第二通道層之間。