[發明專利]半導體互連結構及其制備方法

在審

• 申請號: 201811132389.X
• 申請日: 2018-09-27
• 公開（公告）號: CN110957265A
• 公開（公告）日: 2020-04-03
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/528
• 代理公司: 上海光華專利事務所(普通合伙) 31219
• 代理人: 余明偉

本發明提供一種半導體互連結構及其制備方法，包括如下步驟：1)提供一基底，基底的上表面形成有介電層，于介電層內形成接觸孔；2)對接觸孔的頂部開口進行形貌調整，使接觸孔的側壁包括豎直側壁及傾斜側壁；3)于接觸孔的底部、豎直側壁、傾斜側壁及介電層的上表面形成種子層；4)以至少包括多階段電流密度漸增的電鍍方式于接觸孔內形成在種子層上的金屬層；5)將步驟4)所得結構進行退火處理，使得金屬層以無孔洞填充方式填實接觸孔。本發明在進行金屬層填充之前先對接觸孔的頂部形貌進行調整，可以有效避免懸突的產生；進行退火處理，可以使得金屬層以無孔洞的方式填滿接觸孔，從而減小填充的金屬層的電阻值，提高器件的可靠性。

技術領域

本發明屬于集成電路制造技術領域，特別是涉及一種半導體互連結構及其制備方法。

背景技術

在現有半導體工藝中，使用化學氣相沉積工藝(CVD)進行鎢膜沉積是許多半導體制造中的常見工藝。在現有工藝中，如圖1所示，一般是通過將位于基底10’上，且內部形成有接觸孔11的介電層10置于真空腔室內加熱到工藝溫度后，先依次于接觸孔11內形成粘附阻擋層12及種子層13后，在于所述接觸孔11內沉積形成鎢金屬層14。

然而，隨著器件小型化的不斷深入，半導體互連結構的尺寸越來越小，在使用現有的化學氣相沉積工藝對高深寬比的所述接觸孔11進行一步填充形成所述鎢金屬層14時，容易在所述接觸孔11內的所述鎢金屬層14中形成孔洞15，所述孔洞15的存在會導致后續銅工藝中存在電遷移問題，且會使得接觸孔內填充金屬層的電阻值較大，從而導致半導體器件的可靠性下降。另外，當在所述接觸孔11內填充所述鎢金屬層14時，必須形成金屬布線層與所述鎢金屬層14相連接以降低器件的驅動電阻，而形成金屬布線層必然會占用所述介電層10 中的有效區域，使得所述介電層10中的有效區域變小。

由于銅具有比鎢更小的電阻率，在所述接觸孔11內填充銅可以無需形成額外的金屬布線層即可以降低器件的驅動電阻，然而，對于如圖1中所述接觸孔11而言，由于所述接觸孔 11的頂部為直角狀(即所述接觸孔11的側壁與所述介電層10的上表面呈垂直連接)，在電鍍銅之前，形成阻擋層及種子層時會在所述接觸孔11處產生懸突，使得電鍍所述填充銅時會在所述填充銅內部產生孔洞，且使得所述接觸孔11的邊緣區域所述填充銅的厚度較小，從而導致器件的電器失效(EM/SM)。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種半導體互連結構及其制備方法，用于解決現有技術中存在的上述問題。

為實現上述目的及其他相關目的，本發明提供一種半導體互連結構的制備方法，所述半導體互連結構的制備方法包括如下步驟：

1)提供一基底，所述基底的上表面形成有介電層，于所述介電層內形成接觸孔；

2)對所述接觸孔的頂部開口進行形貌調整，使所述接觸孔的側壁包括位于下部的豎直側壁及位于上部的傾斜側壁，所述豎直側壁經由所述傾斜側壁與所述介電層的上表面相連接，所述傾斜側壁與所述豎直側壁及所述介電層的上表面均斜交，所述接觸孔上部的橫向開口尺寸大于所述接觸孔下部的橫向尺寸；

3)于所述接觸孔的底部、所述豎直側壁、所述傾斜側壁及所述介電層的上表面形成種子層；

4)以至少包括多階段電流密度漸增的電鍍方式于所述接觸孔內形成在所述種子層上的金屬層；及

5)將步驟4)所得結構進行退火處理，使得所述金屬層發生回流，所述金屬層以無孔洞填充方式填實所述接觸孔。

作為本發明的一種優選方案，步驟1)中形成的所述接觸孔的深寬比大于5。

作為本發明的一種優選方案，步驟1)中形成的所述接觸孔的的側壁與所述介電層的上表面垂直。

作為本發明的一種優選方案，步驟2)中，使用氟化氫銨及氟化銨與水或雙氧水的混合液對所述接觸孔頂部進行濕法刻蝕以形成所述傾斜側壁。