[發明專利]用于將四字移位并提取緊縮字的裝置和方法

在審

• 申請號: 201811118516.0
• 申請日: 2018-09-25
• 公開（公告）號: CN109582360A
• 公開（公告）日: 2019-04-05
• 發明（設計）人: V·馬杜里;E·烏爾德-阿邁德-瓦爾;J·考博爾;M·查尼;R·凡倫天;B·楊
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/30
• 分類號: G06F9/30
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 黃嵩泉;張欣

公開了用于將四字移位并提取緊縮字的裝置和方法。用于對緊縮四字數據執行右移操作的裝置和方法。例如，處理器的一個實施例包括：解碼器，用于對右移指令解碼以生成經解碼的右移指令；第一源寄存器，用于存儲多個緊縮四字數據元素；執行電路，用于執行經解碼的右移指令，該執行電路包括移位電路，該移位電路用于將分別來自第一源寄存器中的第一和第二緊縮四字數據元素位置的至少第一和第二緊縮四字數據元素右移在立即數值中或在第二源寄存器中的控制值中指定的量，以生成第一和第二右移的四字；執行電路用于引起選擇第一和第二右移的四字的16個最高有效的位用于分別被寫入到目的地寄存器的第一和第二四字元素位置的16個最低有效的位的區域；并且所述目的地寄存器用于存儲第一和第二右移的四字的16個最高有效的位的指定集合。

背景技術

技術領域

本發明的實施例總體上涉及計算機處理器的領域。更具體地，實施例涉及用于將緊縮數據元素移位并提取緊縮數據元素的裝置和方法。

相關技術描述

指令集或指令集架構(ISA)是計算機架構中涉及編程的部分，包括原生數據類型、指令、寄存器架構、尋址模式、存儲器架構、中斷和異常處置、以及外部輸入和輸出(I/O)。應當注意，術語“指令”在本文中一般是指宏指令——即，提供給處理器以供執行的指令——而不是微指令或微操作——即，該微指令或微操是處理器的解碼器對宏指令進行解碼的結果。微指令或微操作可以被配置成用于指示處理器上的執行單元執行操作以實現與宏指令相關聯的邏輯。

ISA與微架構不同，微架構是用于實現指令集的處理器設計技術的集合。具有不同微架構的處理器可以共享公共指令集。例如，奔騰4(Pentium4)處理器、酷睿^TM(Core^TM)處理器、以及來自加利福尼亞州桑尼威爾(Sunnyvale)的超微半導體有限公司(Advanced Micro Devices,Inc.)的多個處理器實現幾乎相同版本的x86指令集(具有已隨更新的版本加入的一些擴展)，但具有不同的內部設計。例如，ISA的相同寄存器架構在不同的微架構中可使用公知的技術以不同方法來實現，包括專用物理寄存器、使用寄存器重命名機制(例如，使用寄存器別名表(RAT)、重排序緩沖器(ROB)和引退寄存器堆)的一個或多個動態分配的物理寄存器。除非另外指定，否則短語“寄存器架構”、“寄存器堆”和“寄存器”在本文中用于指代對軟件/編程者以及對指令指定寄存器的方式可見的寄存器架構、寄存器堆和寄存器。在需要區分的情況下，形容詞“邏輯的”、“架構的”，或“軟件可見的”將用于指示寄存器架構中的寄存器/寄存器堆，而不同的形容詞將用于規定給定微型架構中的寄存器(例如，物理寄存器、重新排序緩沖器、引退寄存器、寄存器池)。

乘法-累加是常用的數字信號處理操作，該操作計算兩個數的乘積并將該乘積加到累加值。現有的單指令多數據(SIMD)微架構通過執行指令序列來實現乘法-累加操作。例如，可利用乘法指令，隨后是4路加法，并且然后是利用目的地四字數據的累加來執行乘法－累加，以生成兩個64位飽和結果。

附圖說明

結合以下附圖，從以下具體實施方式可獲得對本發明更好的理解，其中：

圖1A和圖1B是圖示出根據本發明的實施例的通用向量友好指令格式及其指令模板的框圖；

圖2A-圖2C是圖示出根據本發明的實施例的示例性VEX指令格式的框圖；

圖3是根據本發明的一個實施例的寄存器架構的框圖；以及

圖4A是示圖出根據本發明的實施例的示例性有序取出、解碼、引退流水線以及示例性寄存器重命名的亂序發布/執行流水線兩者的框圖；

圖4B是圖示出根據本發明的實施例的要包括在處理器中的有序取出、解碼、引退核的示例性實施例和示例性寄存器重命名的亂序發布/執行架構核的框圖；

圖5A是單個處理器核以及它與管芯上互連網絡的連接的框圖；