[發明專利]半導體器件及其制備方法

在審

• 申請號: 201811103370.2
• 申請日: 2018-09-20
• 公開（公告）號: CN110931429A
• 公開（公告）日: 2020-03-27
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 長鑫存儲技術有限公司
• 主分類號: H01L21/8234
• 分類號: H01L21/8234;H01L27/11517
• 代理公司: 上海思微知識產權代理事務所(普通合伙) 31237
• 代理人: 智云

本發明提供一種半導體器件及其制備方法，其半導體襯底中形成有U型鰭片，所述U型鰭片具有沿第二方向延伸的水平鰭片部以及豎直設置在所述水平鰭片部的兩端上的豎直鰭片部，所述U型鰭片的兩個所述豎直鰭片部之間界定出沿第一方向延伸的第一溝槽，所述水平鰭片部中形成有第二源/漏區，所述豎直鰭片部的頂端部中形成有第一源/漏區；所述豎直鰭片部的側壁上環繞有柵極，由此可以基于一個U型鰭片形成兩個環柵晶體管，有利于增加柵極對溝道的控制力以及有效溝道長度，克服短溝道效應，進而有利于更小的特征尺寸和更高的集成度。

技術領域

本發明涉及集成電路制造技術領域，尤其涉及一種半導體器件及其制備方法。

背景技術

在半導體尤其是存儲器領域，增大器件集成度的方法包括減小器件特征尺寸和改善單元結構。但是隨著特征尺寸的減小，小尺寸晶體管會產生嚴重的短溝道效應；故通過改善存儲單元結構，在相同特征尺寸條件下減小存儲單元所占面積是增大器件集成度的一條有效途徑。具有埋入式位線的垂直鰭式場效晶體管因其精簡化的中段工藝(MOL)而逐漸成為下一4F²世代的主流(F代表光刻技術的最小線寬)。然而，于此同時，其前段工藝(FEOL)卻日益復雜。

此外，正因為半導體元件的尺寸不斷微型化，造成動態隨機存取存儲器(DRAM)的存儲單元彼此的間距也更為緊密，這往往會導致非常強的字線-字線耦合效應(word line-word line coupling)，這會影響元件效能及可靠度，甚至造成DRAM的數據存取錯誤。

因此，需要一種新的半導體器件及其制備方法方案，在相同特征尺寸條件下減小存儲單元所占面積，簡化工藝，并增強柵極對溝道的控制力，改善短溝道效應，提高器件的電學性能以及集成度。

發明內容

本發明的目的在于提供一種半導體器件及其制備方法，在相同特征尺寸條件下減小存儲單元所占面積，簡化工藝，并增強柵極對溝道的控制力，改善短溝道效應，提高器件的電學性能以及集成度。

為了實現上述目的，本發明提供一種半導體器件，包括：

半導體襯底，所述半導體襯底具有至少一個U型鰭片，所述U型鰭片具有沿第二方向延伸的水平鰭片部以及豎直設置在所述水平鰭片部的兩端上的豎直鰭片部，兩個所述豎直鰭片部之間界定出沿第一方向延伸的第一溝槽，所述水平鰭片部中形成有第二源/漏區，每個所述豎直鰭片部的頂端部中形成有第一源/漏區；以及，

柵極，環繞在所述豎直鰭片部的側壁上。

可選地，所述半導體襯底還具有第二溝槽，所述第二溝槽沿所述第二方向延伸并暴露出所述U型鰭片沿所述第二方向延伸的側壁，所述第一溝槽沿著第一方向的端部延伸至所述第二溝槽，以使所述第一溝槽和所述第二溝槽在所述第二溝槽的側壁上連通，并且所述第一溝槽的底表面高于所述第二溝槽的底表面，以使包含所述第二源/漏區在內的所述水平鰭片部的側壁暴露于所述第二溝槽中，所述第二溝槽中埋設有沿著第二方向延伸的埋入式導線，所述埋入式導線和所述第二源/漏區電連接。

可選地，所述U型鰭片的兩個所述豎直鰭片部沿第一方向延伸且相背的側壁外側還有隔離溝槽，所述隔離溝槽的底表面與所述第一溝槽的底表面齊平，或者與所述第二溝槽的底表面齊平。

可選地，所述的半導體器件還包括導電接觸結構，形成在所述第二溝槽中，并設置在所述埋入式導線和所述第二源/漏區之間，所述導電接觸結構的一側壁與所述第二源/漏區的側壁表面接觸，所述導電接觸結構的另一側壁與所述埋入式導線的側壁表面接觸，所述導電接觸結構的底表面與所述第二溝槽底部的半導體襯底表面絕緣隔離。

可選地，所述的半導體器件還包括第一介質層，所述第一介質層填充在所述第二溝槽的底部上，所述埋入式導線位于所述第一介質層上，且所述埋入式導線通過所述第一介質層與所述半導體襯底絕緣隔離。